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版权所有:北京航空航天大学 Verilog HDL语法和设计进阶武 斌 VerilogHDL的抽象级别 可综合模块: Verilog HDL设计的可用硬线逻辑实现的实模块,可通过综合工具,自动地转换为门级逻辑电路的 Verilog HDL 模块。算法级部分可综合,寄存器传输级和门级 完全可综合。 寄存器传输级Verilog HDL模块: 也可称为RTL (Verilog) HDL模块。它是符合特定标准和风格的描述状态转移和变化的 Verilog HDL模块。能用综合器把它转换为门级逻辑。 UDP-用户定义的源语元件 在 Verilog 结构建模时,可以使用: 二十多个门级源语元件(primitives)。 用户定义的源语元件 UDP 不支持综合,即不能通过综合把它转变为门级结构逻辑。 primitive multiplexer (o, a, b, s); output o; input s, a, b; table // a b s : o 0 ? 1 : 0; 1 ? 1 : 1; ? 0 0 : 0; ? 1 0 : 1; 0 0 x : 0; 1 1 x : 1; endtable endprimitive 结构级(门级) module muxtwo (out, a, b, sel); input a,b,sel; output out; not u1(nsl,sel); and u2(sela, a, nsl); and u3(selb,b,sel); or u4(out ,sela, selb); endmodule RTL级---算法级 module muxtwo (out, a, b, sl); input a,b,sl; output out; reg out; always @(sl or a or b) if (!sl) out = a; //RTL else out = b; /*always @(sl or a or b) if (!sl) out = a+b;//算法 else out = a*b;*/ endmodule 设计示例----实例调用 设计示例一 设计示例二 设计示例二 `include “ flop.v ” module hardreg(d,clk,clrb,q); input clk,clrb; input[3:0] d; output[3:0] q; flop f1(d[0],clk,clrb,q[0],), f2(d[1],clk,clrb,q[1],), f3(d[2],clk,clrb,q[2],), f4(d[3],clk,clrb,q[3],); endmodule 逻辑功能表示 共有三种方法可以生成逻辑电路: 用assign 语句: assign sum = a+b ; 用 always 块: always @ (posedge clk) begin sum<=a+b; end 用 元件的实例调用: and2 and_inst ( q, a, b); 复杂逻辑基本组成 任何组合电路都可表示为其所有输入信号的最小项的和或者最大项的积的形式。 时序电路包含寄存器,通过其寄存器反馈信号和输入信号的组合逻辑关系确定下一时钟周期的输出信号。 时序逻辑设计 组合计算 寄存器、锁存器 计数器、状态机 时序逻辑设计方法 移位寄存器实例: reg [7:0] data; always@(posedge clk) data<=data<<1; or: data<=data>>1; 左循环: data<=data<<1; //data[7:1]<=data[6:0] data[0]<=data[7] ; 右循环:??? 移位寄存器案例 计数器 模计数器,2n (模可控)任意进制计数器 置数法,复位法 Moore型,mealy型 parameter 的使用 同步计数器设计案例 合写为: always @(posedge clk) if(!rst) begin
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