非同步电路设计 期末考参考答案.doc

非同步電路設計 期末考參考答案 (4%)Draw a 3-stage’s 4-phase dual-rail 2-bit data path.(5-4) (3%)Design a 4-phase bundled-data demultiplexer.(5-7) (5%)Design a 4-phase bundled-data Merge with inputs x and y. What is the inputs assumption? Why? Assume input x is active, explain that there is a glitch in the C-element of y-ack.(5-9) (1) COMPONENT COMPONENT 4-phase bundled data y z x y z x y-req x-req y-ack z-ack x-ack y-req z-req x-req C C Merge (wait for one) (2) Mutually exclusive inputs (3) 如果input不互斥，在x-req active之後，z-req傳至下級，在下級使z-ack active之後，如果y-req也active了，則除了x-ack外，y-ack也會active，但input y的data卻是還沒傳到下一級，電路動作發生錯誤。  (4%)Draw an asymmetric C-element and design it in transistor level. Explain its application.(5-10) 如果能確定電路動作中，bˉ一定在aˉ之前，則bˉ的輸入可以省略，所以可以節省一個transistor，增快電路速度。 (5%)Design a bundled-data arbitrating Merge.(5-14) (3%)Draw a 2-input OR in dual-rail PLA notation.(5-25) (8%)Design adders without/with Generate and Kill in dual-rail PLA notation and compare them in speed.(5-26) ADD ADD a b c s d a.t a.f b.f b.t c.f c.t s.t s.f d.f d.t C C C C C C C C a.t a.f b.f b.t c.f c.t s.t s.f d.f d.t C C C C C C C C C C GEN KILL 左邊是沒有Generate與Kill的電路，右邊是有Generate與Kill的電路，在ripple carry adder中速度的瓶頸在於carry的傳遞，現在如果有設計Generate與Kill的adder有機會可以在後面的carry還沒傳遞上來時便決定自身的carry給下一級，所以速度較快。 (3%)Explain Null Convention Logic.(pp 69) 將電路動作的控制做在gate之中，如上圖的兩個gates，數字代表inputs中有多少個以上的input為active則output為active，而如果所有input為inactive則output為inactive，其他狀況則output不變，所以一個n-inputs的NCL gate如果數字為1則行為如同OR gate，如果數字為n則行為如同C-element。 (6%)Assume a hybrid adder is an adder with bundled-data inputs and dual-rail carries. Design two hybrid adder in weak indication and strong indication.(5-32) Sum： Carry： (1)weak indication (2) strong indication (4%)Explain fundamental mode and input/output mode.(6-3) fundamental mode： 必須在所有inputs、outputs以及internal nodes都是stable的狀態下，environment才能更改一個input的值。 Input/output mode： 只要input與output的值是stable狀態，environment就可以更改一個以上的input值，而不必在意內部是否處於stable狀態。 (4%)Explain transport del