SiP工艺技术介绍.pdfVIP

当今社会，电子系统的发展趋势是小型化、高性能、多功能、高可靠性和低成本， 在这些需求的强力驱动下，电子产品的演进速度超乎寻常。在物联网、移动支付、 移动电视、移动互联网、3G 通讯等新生应用的引导下，一大批新型电子产品孕 育而生，多功能集成、外型的短小轻薄、高性能、低成本是这些新型电子产品的 共性。想要实现这一目标，多种功能芯片和各类电子元件的高度集成技术是必不 可少的环节，因此对半导体封装提出了前所未有的集成整合要求，从而极大推动 了先进封装技术的发展。 为适应集成电路和系统向高密度、高频、高可靠性和低成本方向发展，国际 上逐渐形成了IC 封装的四大主流技术，即：阵列凸点芯片及其组装技术、芯片 尺度封装技术（CSP ，Chip Scale Package ）、圆片级封装技术（WLP, Wafer Level Package ）和多芯片模块技术。目前正朝着更高密度的系统级封装（SiP ）发展， 以适应高频和高速电路下的使用需求。 系统级封装是封装发展的方向，它将封装的内涵由简单的器件保护和功能的 转接扩展到实现系统或子系统功能。SiP 产品开发时间大幅缩短，且透过高度整 合可减少印刷电路板尺寸及层数，降低整体材料成本，尤其是SiP 设计具有良好 的电磁干扰（EMI ）抑制效果，更可减少工程时间耗费。但是SiP 除了以上的优 点外，也存在一些问题需要后续去突破，SiP 产品的设计和制造工艺较以往发展 单颗芯片更为复杂，必须要从IC 设计的观点来考量基板与连线等系统模组设计 的功能性和封装工艺的可实现性。 我公司目前着力于针对SiP 封装技术建立完善的工艺、设计、可靠性分析能 力，以拉近与国外同行业者之间的距离。目前已有以下工艺研发成果： （一）高、低弧度、密间距焊线工艺 通常 SiP 产品中需要在有限的空间中集成数颗尺寸大小各异的芯片和其他 的外围元器件，一般都会采用芯片堆叠的封装工艺进行，同时此类产品中芯片的 压焊点间距非常的小，因此这类产品的焊线技术与传统的封装产品有着更高的要 求。 （1）当芯片堆叠层数增加时，不同线环形层之间的间隙相应减少，需要降 低较低层的引线键合弧高，以避免不同的环形层之间的引线短路。为了避免金丝 露出塑封体表面，需要严格控制顶层芯片的金线弧高，因此稳定的金线倒打工艺 是确保良率的关键焊线技术。 我司目前已完成40um 以下的低弧度焊线工艺技术的研发（超低弧度金线倒 打技术、金线直径20um、金丝弧高可达40um ）。 （2）为了满足压焊点间距小于60微米、压焊点开口尺寸小于50微米的芯 片的焊线工艺，需要开发超密间距劈刀的小球径焊线工艺。 我司目前已完成45um 以下间距的压焊点的高密度焊线工艺技术的研发。 （3）由于封装中将会采用多层芯片堆叠的工艺技术，需要开发开发芯片间 串连焊线的工艺。 我公司目前已完成8层芯片间串联焊线工艺技术的研发。 (二) 大尺寸圆片的超薄厚度减薄工艺 在SiP封装产品中由于需要集成数颗芯片，一般往往采用芯片堆叠的工艺技 术，因此对圆片的减薄要求很高，往往要求芯片减薄至50um～100um的厚度， 甚至有些产品需要达到25um 的厚度。而且近年来由于成本缘故而使晶圆尺寸向 12英寸发展，单颗芯片的面积也超过100mm ，所以大大增加了减薄、切割和拾2 取芯片的难度，工艺技术控制不好通常会造成圆片、芯片碎裂的问题，或是在芯 片内残留机械应力，造成芯片在后续的工序中碎裂。为了确保圆片的减薄要求， 超精密磨削、研磨、抛光、腐蚀作为硅晶圆背面减薄工艺获得了广泛应用，减薄 后的芯片可提高热发散效率、机械性能、电性能、减小芯片封装体积，减轻划片 加工量。因此，大尺寸圆片的超薄厚度减薄工艺技术是实现高密度系统封装的重 要基础，是不可或缺的工艺技术。 我公司目前已完成12 英寸圆片减薄至25um 厚度的工艺技术的研发。 （三）8 层及8 层以上的芯片堆叠工艺 伴随着科技的不断发展进步，USB 存储卡（U 盘）逐步向高容量和体积小 巧便于携带的方向发展，要满足高容量的需要势必需要使用大容量的闪存芯片， 要满足体积小巧的需要势必要求闪存芯片的尺寸要缩小。目前各闪存芯片厂商的 制程能力已达到纳米级，其中Micron 更是达到了 34nm 的制程，单个闪存芯片 的容量最大为 4GB ，因受芯片尺寸及制程能力的限制，单个芯片的容量再次提 升有很大难度，所以要达到高容量的USB 模块时，需要将闪存芯片进行 3D