译码器课程工作设计.pdf

课程设计报告 题 目： 基于 FPGA 的 5-32 译码器 学生姓名 ： 杨康 学生学号 ： 1114020241 系 别 ： 电气信息工程学院 专 业 ： 电子信息工程 届 别 ： 2015 届 指导教师 ： 李 营 电气信息工程学院制 2014 年 5 月 目 录 淮南师范学院电气信息工程学院 2015 届电子信息工程专业课程设计报告 基于 FPGA 的 5-32 译码器设计 学生：杨康 指导教师：李营 电气信息工程学院 电子信息工程专业 1 课程设计的任务与要求 1.1 课程设计的任务 设计一个 5-32 译码器。 1.2 课程设计的要求 具体功能如下： （1）有五个输入端，一个使能端，32 个输出端。 （2）当使能端为低电平时，译码器不工作。 （3）当使能端为高电平时译码器正常工作。 2 译码器及 FPGA 的简介 2.1 译码器的简介 译码器是一类多输入多输出组合逻辑电路器件，其可以分为：变量译码和显示译 码两类。 变量译码器一般是一种较少输入变为较多输出的器件，常见的有 n 线-2^n 线译码和 8421BCD 码译码两类；显示译码器用来将二进制数转换成对应的七段码， 一般其可分为驱动 LED 和驱动 LCD 两类。 译码是编码的逆过程，在编码时，每一种二进制代码，都赋予了特定的含义，即 都表示了一个确定的信号或者对象。把代码状态的特定含义“翻译” 出来的过程叫做译 码，实现译码操作的电路称为译码器。或者说，译码器是可以将输入二进制代码的状 态翻译成输出信号，以表示其原来含义的电路。 我们这里做的是 5-32 译码器。5-32 译码器，顾名思义有 5 个输入端 32 个输出端。 另外还有使能端，使能端处于高电平时，译码器可以正常工作；使能端处于低电平时， 无论输入端输入什么，32 个输出端都输出 1。 2.1.1 5-32 译码器的输入输出真值表及译码器 FPGA 实现结构框图 表 1 5 线-32 线译码器输入输出真值表 输入 输出 00000 1111_1111_1111_1111_1111_1111_1111_1110 第 1 页 00001 1111_1111_1111_1111_1111_1111_1111_1101 00010 1111_1111_1111_1111_1111_1111_1111_1011 00011 1111_1111_1111_1111_1111_1111_1111_0111 00100 1111_1111_1111_1111_1111_1111_1110_1111 00101 1111_1111_1111_1111_1111_1111_1101_1111 00110 1111_1111_1111_1111_1111_1111_1011_1111 00111