FPGA的低通数字滤波器实现.docVIP

PAGE PAGE 17 摘要 1 一、概述部分 1 1.1、设计所要实现的功能： 2 1.2、设计所采用的基本思想： 2 (1)采用分布方式下的查找表和加法树的结构，简化了乘法器的设计； 2 (5)采用了Verilog HDL语言作为设计输入的手段，增加了设计可移植性； 2 2.1、滤波原理 2 2.2、单位冲击响应h（n）的特点 3 2.3、 设计基础： 3 三、系统设计部分 4 3.1、整个设计的组织结构: 4 3.2、各个子单元的设计思路： 6 3.2.2、乘法造作采用加法树实现 6 3.2.3、采用状态机实现分布式算法的状态转移 7 3.2.4、采用查找表结构 7 3.3、各个子单元之间的接口关系： 7 3.3.1、数据的输入部分 7 3.3.2、系统的时序时钟 8 3.3.3、乘法操作的函数调用 8 3.3.4、流水线工作方式的接口关系 9 3.3.5测试码程序部分 9 3.4设计与其它设计的接口方式； 9摘要 随着数字技术的发展，数字滤波器广泛应用于语音与图像处理、模式识别、雷达信号处理、频谱分析等领域，它有精度高、灵活性大等突出特点。FIR数字滤波具有稳定性高，严格的线性相位，能用FFT算法实现等特点。通过FPGA实现FIR数字滤波具有实时性高、处理速度快、精度高的特点。这种新思路不同于传统的设计观念，必将在高速滤波器设计、高速FFT设计中得到广泛应用。 本文在设计中提出了一种采用现场可编程门阵列器件（FPGA）实现线性FIR数字滤波器，采用同一结构的FIR滤波器，并且通过调整参数实现不同频率段的滤波，利用分布式算法的并行处理的高效的特点，对于在FPGA中实现FIR滤波器的关键——乘加运算，给出将乘加转化为加法树结构实现乘法器，并利用多级流水线方式实现运算。用Verilog HDL语言编写了程序，并用Matlab软件进行参数计算和仿真，再用ModelSim进行功能仿真，再用QuartusⅡ软件进行时序仿真。仿真结束后下载到选定的FPGA上，实现FIR数字滤波器的功能。 实验结果可以看出，这种改进滤波器实现结构的算法，结果表明研制的滤波器性能稳定可靠，可以灵活的处理综合的面积和速度的约束关系，使最后设计达到最优。由于采用FPGA，使得滤波器的结构实现简单，降低了对乘法存储容量的需求，并且不影响系统的速度，节约了硬件资源，加快了研制速度。 关键词：FIR滤波器 可编程门阵列器件 加法树 分布式 流水线 并行结构 一、概述部分 信号处理的内容含滤波、均衡、放大、噪声消除、信号产生、检测、运算和参量提取等许多方面。FPGA器件作为ASIC的一个重要分支，是一种已经完成了全部工艺制造，可以直从市场购买的产品，用户只需对它编程就可以实现所需要的功能，并且在保持了传统ASIC低功耗、轻小型化、高可靠性等优点的同时，还具有较高的设计灵活性和适应性。 1.1、设计所要实现的功能： 设计一个15阶的线性相位FIR低通滤波器过程如下要求： 滤波器的设计指标 采样频率：≥50MHz 归一化截止频率： 0.4MHz 类型： 低通 输入数据宽度： 4位 阶数： 15阶 输出数据宽度： 11位 采用汉宁窗函数（Hanning）设计15阶线性相位FIR数字滤波器，并提取其特性参数。 1.2、设计所采用的基本思想： 目前FIR滤波器的实现方法有三种：利用单片通用数字滤波器集成电路、DSP器件和可编程逻辑器件实现。单片通用数字滤波器使用方便，但由于字长和阶数的规格较少，不能完全满足实际需要。使用DSP器件实现虽然简单，但由于程序顺序执行，执行速度必然不快。 FPGA有着规整的内部逻辑块阵列和丰富的连线资源，特别适合细粒度和高并行度结构特点的数字信号处理任务，如FIR、FFT等。在该FIR滤波器的设计中，根据FPGA的结构特点和资源，采用了如下的设计技巧： (1)采用分布方式下的查找表和加法树的结构，简化了乘法器的设计； (2)采用了流水线结构，减小了查找表ROM的规模； (3)利用状态机实现输入、移位和输出功能，条理清楚地简化计算过程； (4)滤波器的参数独立于滤波器的结构，方便实现不同类型的滤波器； (5)采用了Verilog HDL语言作为设计输入的手段，增加了设计可移植性； (6)采用参数化的结构，可以根据应用情况调整设计的规模。 二、FIR数字滤波器设计原理 2.1、滤波原理 滤波器，顾名思义，其作用是对输入信号起到滤波的作用。 对图所示的LSL系统其时域输入输出关系