FPGA时序参数分析及输入延时对布线的影响.docVIP

参数获取途径 FPGA封装延时（ball到内部IOB PAD的输入端）通过Vivado可以获取。打开工程，执行write_csv命令、生成****.csv文件即可。 内部电路参数可以通过芯片的datasheet获得。 实例分析 组合逻辑延时 概述 参考PAR_TEST文件夹下的T1工程。 工程中，comb_in_a输入，comb_out_a输出，信号传输路径如下。信号通过ball传输至芯片内部die上的IOB PAD，然后通过IBUF进入内部逻辑，连接至OBUF，最后通过IOB上的PAD输出，如下图所示。 图1 组合逻辑延时 上图中，总延时4.056ns。 IBUF延时 从上图中可以看到，IBUF的I pin之前的延时为0，从IBUF的I到O的延时为0.637。显然，这里Vivado没有详细的列举延时的细节，这可能和编译器的时序分析方式有关。Vivado应该是将这部分延时统一用IBUF延时表达，以下分析延时的组成。 首先，从ball到IOB PAD是有延时的，这部分延时可以通过write_csv查看。Comb_in_a所在管脚为AF14，comb_out_a所在管脚未AF15。通过查表，AF14的延时范围为[142.324, 143.754]，单位ps。 通过查询ds182_Kintex_7_Data_Sheet可以得到IBUF的延时（IOB PAD input/output/3-state章节）。其中TIOPI就表示从IOB PAD到IBUF输出的延时。对于Kintex7系列FPGA的HP Bank，当IO标准为LVCMOS18时，该延时值为0.5ns。 0.5ns+0.142或0.144，其结果为0.642到0.644之间，与Vivado给出的0.637基本一致。 所以IBUF延时与TIOPI和Pin Delay相关。 布线延时 上图中，左侧0.637下方的1.355ns即为布线延时，其路径为从IBUF的O到OBUF的I。 OBUF延时 OBUF延时为左侧的2.064ns。OBUF延时对应参数为TIOOP。 首先查询datasheet中的OBUF延时，其值为1.91ns。该值为Kintex7系列FPGA的HP Bank，IO标准LVCMOS18，器件速度等级-2，驱动能力12mA（对应表中的LVCMOS18_S12时的延时。该延时和驱动能力相关。 然后查询pin delay中的AF15的延时为[155.627, 157.191]。 1.91+0.1556或者0.1572等于2.0656或2.0672，与2.064非常接近。 结论 本章节分析了组合逻辑延时的组成和计算方法，Vivado的时序报告中隐藏了部分细节。多个路径的计算结果与上述分析均吻合。在实际工作中，应该根据情况灵活应用，重点是明白其原理。 时序电路延时 概述 Reg_in_a为输入，reg_out_a为输出，IO标准LVCMOS18。Reg_in_a管脚为AD14，reg_out_a管脚为AE17。其输入路径时序如下。 图2 同步电路输入路径 时钟的IBUF延时为0.524ns，此处延时不再是LVCMOS18的TIOPI+pin delay。由于AC18是专用时钟路径，pin delay应该被补偿了，所以Vivado显示的延时差不多等于datasheet中给出的IBUF延时（0.5ns）。 -2速度的器件的BUFG延时约为0.1ns，与0.083接近。 建立保持时间概述 在进行建立保持时间分析时，假设时钟域为clk，clk在第n个周期的上升沿发出数据data，建立保持时间是针对第n+1个上升沿进行分析的。也就是说，时序余量初始就有一个时钟周期（T）。 如果时钟传输路径的延时要小于数据路径，那么建立时间大于一个T，但是保持时间将会出现违规，即当前数据将覆盖以前的数据。编译器会通过内部布线延时来尽可能避免这种情况。 输入延时和建立保持时间分析 建立保持时间和set_input_delay、set_output_delay等约束紧密相关。参考上图，数据路径的初始延时为-1.2ns，这是由用户设置的，表示在信号进入FPGA的ball时，相对于某个时钟之后1.2ns。其设置语法如下。 set_input_delay -clock clk1 -1.2 [list reg_in_a] 本例中，数据延时设置为-1.2ns，那么编译器会付出更多的努力以满足时序要求。这种情况带来的代价时，消耗大量的布线资源以获得延时。上图中，数据路径的主要延时为布线延时，延时量高达7.290ns。这个数值明显偏大。 上图中，时钟路径总延时为9.787ns。其中初始就有5ns余量（一个T），IBUF输出到BUFG输入贡献了2.504ns，这是由于全局时钟BUFG位于芯片资源的正中央，距离输入时钟非常