FPGA设计实验指导书.doc

图1-1 4选1数据选择器原理图 module m41( a, b, c, d, sel, q); input a,b,c,d; input [1:0]sel; output q; reg q; always @( sel) case(sel) 2’b00: q=a; 2’b01: q=b; 2’b10: q=c; 2’b11: q=d; endcase d d a b c q sel[1:0] 四选一电路 图1-2 4选1数据选择器的原理框图 点击Assignment \ Device菜单，选择器件（本设计选用cyclone 系列的EP1C12Q240C8）。 图1-3 编译 点击开始仿真 点击开始仿真 图1-4 新建波形文件的选择对话框 表2.1 四线至二线编码器的真值表 图2.1 比较器电路符号 引脚说明：A、B皆为二位信号；CLK为时钟脉冲输入；RST为清除控制信号。 AGTB：当A>B时，其值为1，否则为0； AEQB：当A=B时，其值为1，否则为0； ALTB：当A<B时，其值为1，否则为0； 表7.1 交通灯控制器的状态转换表 模块源代码 // ---------------- p_to_s.v --------------------------------- module p_to_s(D_in,T0,data,SEND,ESC,ADD_100); output D_in,T0; // D_in是串行输出，T0是移位时钟并给 // CPU中断，以确定何时给出下个数据。 input [7:0] data; //并行输入的数据。 input SEND,ESC,ADD_100; //SEND、ESC共同决定是否进行并到串 //的数据转化。ADD_100决定何时置数。 wire D_in,T0; reg [7:0] DATA_Q,DATA_Q_buf; assign T0 = ! (SEND & ESC); //形成移位时钟。. assign D_in = DATA_Q[7]; //给出串行数据。 always @(posedge T0 or negedge ADD_100) //ADD_100下沿置数,T0上沿移位。 begin if(!ADD_100) DATA_Q = data; else begin DATA_Q_buf = DATA_Q<<1; //DATA_Q_buf作为中介，以令综合器 DATA_Q = DATA_Q_buf; //能辨明。 end end endmodule //--------------------- s_to_p.v --------------------------- module s_to_p(T1, data, D_out,DSC,TAKE,ADD_101); output T1; //给CPU中断，以确定CPU何时取转化 //得到的并行数据。 output [7:0] data; input D_out, DSC, TAKE, ADD_101; //D_out提供输入串行数据。DSC、TAKE //共同决定何时取数。 wire [7:0] data; wire T1,clk2; reg [7:0] data_latch, data_latch_buf; assign clk2 = DSC & TAKE ; //提供移位时钟