VHDL考试试题(1)复习课程.pdf

资料收集于网络，如有侵权请联系网站删除 一、 填空题（ 20 分 , 每空格 1 分） 1、一个完整的 VHDL语言程序通常包含 实体（ entity ） ， 结构体（ architecture ）， 配置（ configuration ）， 包集合（ package ）和 库（ library ） 5 各部分。 2、在一个实体的端口方向说明时， 输入使用 in 表示， 那么构造体内部不能再使用的输出是 用 out 表示； 双向端口是用 inout 表示；构造体内部可再次使用的输出是用 buffer 表示； 3、VHDL的客体，或称数据对象包括了常数、 变量 variable 和 信号 signal 。 4、请列出三个 VHDL语言的数据类型， 如实数、位等。 位矢量 ， 字符 ， 布尔量 。 5、VHDL程序的基本结构包括 库 、 程序包 、 实体 和 结构体 。 6、more_ _11 标识符合法吗？ 不合法 。8bit 标识符合法吗？ 不合法 。 variable 标识符合法吗？ 不合法 。 7、信号的代入通常用 <= ，变量用 := 。 8、表示‘ 0 ’‘1’；两值逻辑的数据类型是 bit （位） ，表示‘ 0’ ‘1’‘Z ’等九值逻辑 的数据类型是 std_logic （标准逻辑），表示空操作的数据类型是 NULL 。 9、<=是 小于等于 关系运算符，又是 赋值运算 操作符。 10、设 D0为 '1', D1 为 '0', D2 为 '1', D3 为 '0', D3& D2 & D1 & D0 的运算结果是“ 0101”， D1 & D2 & D3 & D4 的运算结果是“ 1010”。 11、VHDL程序的基本结构至少应包括 实体 、 结构体 两部分和对 库 的引用声明。 12、 1_Digital 标识符合法吗？ 否 ， \12 @ +\ 呢？ 合法 。 13、在 VHDL的常用对象中， 信号 、 变量 可以被多次赋予不同的值， 常量 只能在定义时赋值。 14、实体的端口模式用来说明数据、信号通过该端口的传输方向，端口模式有 in 、 Out 、 inout 、 buffer 。 15、VHDL语言中 std_logic 类型取值 ‘Z’ 表示高阻，取值 ‘X’ 表示不 确定。 16、位类型的初始化采用（字符 / 字符串） 字符 、位矢量用 字符串 。 17、进程必须位于 结构体 内部，变量必须定义于 进程 / 包/ 子程序 内部。 18、并置运算符 & 的功能是 把多个位或位向量合并为一个位向量 。 word 可编辑 资料收集于网络，如有侵权请联系网站删除 19、进程执行的机制是敏感信号 发生跳变 。 20、判断 CLK信号上升沿到达的语句是 if clk ’event and clk = ‘1’ then . 21、 IF 语句各条件间具有不同的优先级。 22、VHDL是否区分大小写？