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计数显示电路设计
一 设计要求
设计输出为3位BCD码的计数显示电路。由三个模块构成:十进制计数器(BCD_CNT)、分时总线切换电路(SCAN)和七段显示译码器电路(DEC_LED)。
BCD码计数电路从0计到9然后返回到0从新计数。3位BCD码计数器可以实现从0到999的十进制计数。要将计数过程用七段显示LED数码管显示出来,这里采用动态分时总线切换电路对数码管进行扫描,对数码管依次分时选中进行输出计数的个、十、百位的数据。框图如图1:
图1
二 设计思路
图2是源程序的RTL级电路图。整个设计分十进制计数器模块(BCD_CNT)、分时总线切换电路模块(SCAN)和七段显示译码器电路模块(DEC_LED)构成。总的输入为十进制计数器时钟clk,异步复位清零信号reset,分时总线切换电路时钟CL。在reset信号为0期间,在每个clk的上升沿计数器将加1。在每个cl的上升沿将会改变对三个数码管的扫描选通。总的输出为数码管选通信号sel(三位),输出到七段数码管的数据信号ledout(七位)。
图2
为了检验系统的正确与否,这里还添加了四个输出:十进制计数器输出c1(四位)、c2(四位)、c3(四位),分时总线切换电路一个输出q(四位),它是对计数器输出c1、c2、c3进行分时输出。分时选通个、十、百位的数码管并将相应要显示的数据输出到七段显示译码器电路(DEC_LED),由此实现数码管的动态扫描显示。
三 VHDL源代码
(1)顶层模块:
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
entity top is
port(clk,reset:in std_logic;
CL:in std_logic;
c1,c2,c3:out std_logic_vector(3 downto 0);
ledout:out std_logic_vector(6 downto 0);
q:out std_logic_vector(3 downto 0);
sel:out std_logic_vector(2 downto 0));
end top;
architecture content of top is
signal c1_1,c2_1,c3_1:std_logic_vector(3 downto 0);
signal q_1:std_logic_vector(3 downto 0);
component BCD_CNT is
port(clk,reset:in std_logic;
c1,c2,c3:out std_logic_vector(3 downto 0));
end component;
component SCAN is
port( c1,c2,c3:in std_logic_vector(3 downto 0);
CL:in std_logic;
q:out std_logic_vector(3 downto 0);
sel:out std_logic_vector(2 downto 0));
end component;
component DEC_LED is
port( q:in std_logic_vector(3 downto 0);
ledout:out std_logic_vector(6 downto 0));
end component;
begin
u1: BCD_CNT port map (clk,reset,c1_1,c2_1,c3_1);
u2: SCAN port map(c1_1,c2_1,c3_1,CL,q_1,sel);
u3: DEC_LED port map(q_1,ledout);
c1<=c1_1;
c2<=c2_1;
c3<=c3_1;
q <=q_1;
end content;
(2)十进制计数器电路(BCD_CNT)模块:
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
entity BCD_CNT is
port(clk,reset:in std_logic;
c1,c2,c3:out std_logic_vector(3 downto 0));
end BCD_CNT;
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