《数字电路(第三章组合逻辑电路)》.ppt

* * 3-4-2 消除竞争—冒险现象的方法 1）引入封锁脉冲： 在输入信号转换时间内，引入一个封锁脉冲，把可能产生干扰的门封住。 封锁脉冲在输入信号的转换前到来，等信号转换完毕后消失。 * 2）引入选通脉冲： 在可能产生干扰的门电路上加入一个选通脉冲，当电路出现稳定状态后，引入选通脉冲，输出有效。 三态门电路 3）接入滤波电容： 在输出端并接一个不大的滤波电容，消除干扰脉冲。 干扰脉冲很窄，由于电容的充放电过程，使得电容两端电压不能突变。 4）采用可靠性编码（格雷码）： 使得输入变量不会有两个或两个以上同时发生变化。 * 5）修改逻辑设计，增加冗余项： 考察函数： 在B=C=1时， 静态输出恒为1。 但是，在A由1?0， 由0?1的动态过程中，可能A先变为0，而 来不及变1，会在输出端出现负尖峰干扰脉冲。 增加冗余项BC， 当B=C=1时，BC=1，从而保证Y=1 * 3.3 用与非门设计四变量的多数表决电路。当输入变量A、B、C、 D有3个或三个以上为1时，输出为1。 根据题义： * 3.5 设计一个代码转换电路，输入为4位二进制代码，输出为 4位循环码。 根据题义，列出真值表： * * 3.6 用4片8线—3线优先编码器74LS148组成32线—5线优先 编码器逻辑图。 * * * 用两个4选1数据选择器接成8选1数据选择器 A2=0，选择器1工作，选择D0~D3，Y1输出；选择器2禁止，输出低电平。 A2=1，选择器2工作，选择D4~D7，Y2输出；选择器1禁止，输出低电平。 2）构成多路选一选择器 * * 用5个4选1数据选择器接成 16选1数据选择器 2-4译码器 DCBA=0000 DCBA=1101 * 二地址输入，4选1数据选择器逻辑关系（功能函数）： 逻辑函数： 3）构成函数发生器 * 设：A1=B、A0=C、D0= 、D1=D2=A、D3=1 * 试用8选1数据选择器产生三变量逻辑函数 8选1数据选择器功能函数： * 两式对照，令： A2=A，A1=B，A0=C， D0=D3=D5=D7=1 D1=D2=D4=D6=0 变量A、B、C对应A2、A1、A0 * * 试用8选1数据选择器74151实现逻辑函数： L（A，B，C，D）=m0+m2+m7+m8+m13 74151的输出函数： * 此时，令：L=Y，B=A2，C=A1，D=A0， 比较L和Y两式得出： * 3-3-4 加法器 1）1位加法器 半加器 不考虑来自低位的进位，将两个1位二进制数相加。称为半加。 半加器：实现半加运算的电路。 半加器逻辑关系式如下： S：A、B相加和； CO：向高位进位 * 半加器真值表 * 全加器 全加：两个二进制数相加，还要考虑来自低位的进位，三个数相加。 全加器：实现全加运算的电路。 * 可以用与或非门实现 * 2）多位加法器 串行进位加法器 依次将低位全加器的进位输出端CO接到高位全加器的进位输入端CI，构成串行进位加法器。 * 设计代码转换电路，8421码输入，余3码输出 真值表 * 令：B3B2B1B0输入0011 * 3.12 用3—8译码器74LS138和门电路设计一位二进制全减电路 输入被减数A1、减数B1、来自低位的借位J0；输出两数差 D1、向高位借位J1。 * * 3.23 试用4位并行加法器74LS283设计一个加/减运算电路，当 控制信号M=0时，它将两个输入的4位二进制数相加，当 控制信号M=1时，它将两个输入的4位二进制数相减。允 许附加必要的门电路。 二进制减法操作可通过先求出减数的补数再加上被减数求得 求补：取反加1 忽略加法后的进位 * 芯片1、芯片2分别为具有三态 功能的反相器和传输门。 M=0，芯片1封锁， 芯片2工作，实现4位 二进制加功能； M=1，芯片2封锁， 芯片1工作，实现4位 二进制减功能； * 3-3-5 数值比较器 1）1位数值比较器 3种情况：（原码输出） A>B： ， A<B： ， A=B：A⊙B=1，A⊙B和 对应。 * 1位数值比较器真值表（原码输出） * * 1位数值比较器反码输出情况： * 反码输出 * 2）多位数值比较器 4位数值比较器简化真值表 * * * * 3-4 组合逻辑电路的竞争—冒险现象 3-4-1 竞争—冒险现象及其成因 组合电路因门电路存在延迟及传输波形畸变，会产生非正常的干扰脉冲。它们有时会影响电路的正常工作，这种现象称为：竞争—冒险。 门电路的延迟是产生这种现象的根本原因。 * A