8位加法器设计程序过程.docxVIP

实验8位加法器设计 一、 实验目的 熟悉利用QuartusU的图形编辑输入法设计简单组合电路， 掌握层次化设计 方法，并通过8位全加器的设计，进一步熟悉利用 EDA软件进行数字系统设计 的流程。 二、 实验仪器与器材 计算机1台，GW48-PK2故验箱1台，QuartusU 1套。 三、 实验内容 基本命题 利用图形输入法设计一个一位半加器和全加器，再利用级联方法构成 8位 加法器。 扩展命题 利用文本输入法设计4位并行进位加法器，再利用层次设计方法构成 8位 加法器。通过时序仿真，比较两种加法器的性能。 四、实验设计思路 ②设计全加器 ③设计申行级联8位加法器 ④仿真波形图 对以上的串行级联加法器进行仿真。设置时钟频率为 /1/10ns。每 20ns 对 a,b 输入口进 行+2操作。所得结果见图2-8。由图可知延时大约为 14ns。 'll 10 01 Ml 10 僚 TS n 10. Op u J ] '0 ' Jt - 2 D J : ￡ 0 EN 1B5 5 10 D m ? |』Pomtftr. 图2-4串行级联加法器仿真波形图 对以上的串行级联加法器进行仿真。 设置时钟频率为/。每10us对a,b输入口进行+2操 作。所得结果见 图2-4。由图可知延时大约为 10us。 五、 实验要求 将实验原理、设计过程、编译仿真波形和分析结果、硬件测试实验结果写 进实验报告。 六、 实验思考题 与单一设计文件比较，实现层次化设计应注意哪些问题 答：实现层次化设计需要注意的是：假设 B设计中引用A设计，那么需要将A 设计的工程文件放在B设计的工程文件中，另外，B设计的工程必须要以B的实 体名称对应，不然仿真的时候会出错。 比较图形编辑和文本编辑两种 8位二进制加法器的性能，分析它们的主要 异同点。以下是文本编辑的参考程序。 1) 4位二进制数加法器ADDER4B的VHDL描述 L旧RARYEEE; USE ADDER4BS PORT( CIN4 :IN STD_LOGIC A4 : INSTD_LOGIC_VECT A4 : INSTD_LOGIC_VECT (3FD OWNTO0); B4 : IN STD_LOGIC_VECT(3FDOWNTOO); S4 :OUTSTD_LOGIC_VECT(3F S4 :OUTSTD_LOGIC_VECT (3FD OWNTOO); COUT4 :OUTSTD_LOGIC END ADDER4B; ARCHITECTURfehav OF ADDER4BS SIGNALAA,BB :STD_LOGIC_VECT(4FDOWNTO0); BEGIN AA<=0'&A4; BB<=0'&B4; SINT <= AA + BB + CIN4; S4 <= SINT(DOWNTO0); COUT4 <= SIN4); END behav; T.n Bv 2001 ia 卜jDOu 8 End Yu v 机写* 河晖* 图2-9ADDER4B&真波形图 对以上的ADDER8础行仿真。设置时钟频率为 /。每10us对a,b输入口进行+2操作。 所得结果见图2-9。由图可知延时大约为 20us。 2）应用ADDER4B?计8位二进制数加法器 ADDER8B勺VHDL描述 L旧RARYEEE; USE ADDER8日S PORT( CIN :IN STD_LOGIC A : IN STD_LOGIC_VECT(7FDOWNTO0); B : IN STD_LOGIC_VECT(7FDOWNTOO); S :OUTSTD_LOGIC_VECT(7FDOWNTOO); COUT :OUTSTD_LOGIC; END ADDER8B; ARCHITECTUREruc OF ADDER8BS COMPONENTADDER4B PORT( CIN4 : IN STD_LOGIC A4 :IN STD_LOGIC_VECT(3FDOWNTOO);B4 :INSTD_LOGIC_VECT(3RD A4 : IN STD_LOGIC_VECT (3FD OWNTOO); B4 : INSTD_LOGIC_VECT (3RD OWNTOO); S4 :OUTSTD_LOGIC_VECT (3RD OWNTOO); COUT4 :OUTSTD_LOGIQENDCOMPONENT COUT4 :OUTSTD_LOGIQ ENDCOMPONENT BEGINU1: BEGIN U1:ADDER4B --例化一个4位二进制加法器U1 PORTMAP ( CIN4 => CIN, A4 => A(DOWNTO0), B4 => B3 DOWNTO0), S4 => S( DOWNTO0), COUT4 => CARRY_OUT