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明德扬科技教育有限公司
异步时序之经典CPU 接口练习
参考代码
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目录
cpu_if 模块3
test_cpu_if 模块7
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本代码对应的设计思路，请参考明德扬视频课程。
cpu_if 模块
module cpu_if(
clk ,
rst_n ,
cpu_data_w ,
cpu_data_w_e,
cpu_data_r ,
cpu_addr ,
cpu_rd_n ,
cpu_we_n ,
cpu_cs_n ,
cpu_rdy_w ,
cpu_rdy_w_e ,
cfg_mode ,
cfg_chan ,
sta_fpga
);
//参数定义
parameter DATA_W = 32;
parameter ADDR_W = 16;
//输入信号定义
input clk ;
input rst_n ;
input [ADDR_W-1:0] cpu_addr ;
input [DATA_W-1:0] cpu_data_r ;
input cpu_rd_n ;
input cpu_we_n ;
input cpu_cs_n ;
input [15:0] sta_fpga ;
output cpu_rdy_w ;
3
output cpu_rdy_w_e ;
output[ 7:0] cfg_mode ;
output[31:0] cfg_chan ;
output [DATA_W-1:0] cpu_data_w ;
output cpu_data_w_e ;
reg cpu_rdy_w ;
reg cpu_rdy_w_e ;
reg [ 7:0] cfg_mode ;
reg
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