串行接口练习2思路.docxVIP

练习内容及要求 本练习实现串口环回功能。 其具体功能如下： FPGA内部有一个可保存128字节的FIFO； FPGA从上位机接收到数据后，将数据保存到FIFO中； 当FIFO保存的数据超过60个数据时，启动发送数据操作：读取FIFO的数据，将数据返回给上位机。 在启动发送数据操作过程中，如果FIFO变空，结束发送操作，等待下一次的启动。 注意：上位机接收到的数据与发送的数据相同，不能多也不能少。 该串行接口的参数如下： 波特率：9600；无校验位。数据位：8位；停止位：1位；按十六进制发送接收。 设计思路 接口模块思路过程 接口模块设计思路，在串口接口练习1思路中已经有详细的说明。 数据处理模块思路过程 生成IP核：位宽是8比特、深度128字节的FIFO，根据需要可选用ahead模式，本例是选用ahead模式，如果数据不正确，要检查是否模式匹配问题。 FIFO写数据：写数据来自于串口模块过来的数据，因此将串口模块过来的信号相连，即数据连到FIFO的data信号、数据有效指示连到wrreq信号。 如何知道FIFO保存了多少数据？ 本练习要求当FIFO数据大于60时，开始读数据。我们可以用usedw来知道保存到FIFO中的数据有多少。 何时启动读和何时结束读？ 练习要求是当数据大于60时启动读，一直读空为止。要注意的是，这不是说FIFO保存的数据大于60时就读，小于60时就不读。 可以假设信号rd_flag，当其为1时表示启动了读操作。则其由0变成1的条件是：rd_flag==0&&usedw>=60；而其由1变成0的条件是：rd_flag==1 &&empty==1’b1。其他情况不变。 rdreq信号 当启动读操作后，就可以读取数据给串口模块。特别需要注意的是：串口模块通过rdy信号来指示能不能发数据过来。如果本模块不管rdy信号，那么肯定会丢数据。 所以rdreq信号为1的条件是：rd_flag==1 && rdy==1’b1 && empty==1’b0。还要注意：此处要用组合逻辑，不能用时序逻辑。（为什么？可以尝试一下，看结果有什么不同）