CMOS数字集成电路设计_八位加法器实验报告.docxVIP

CMOS数字集成电路设计 课程设计报告 学 院： ****** 专 业： ****** 班 级： ****** 姓 名： Wang Ke qin 指导老师： ****** 学 号： ****** 日 期： 2012-5-30 目 录 一、 设计要求 错误 ! 未定义书签。 二、 设计思路 错误 ! 未定义书签。 三、 电路设计与验证 错误 !未定义书签。 (一 ) 1 位全加器的电路设计与验证 错误 !未定义书签。 原理图设计错误 !未定义书签。 生成符号图错误 !未定义书签。 建立测试激励源错误 !未定义书签。 测试电路 错误 ! 未定义书签。 波形仿真 错误 ! 未定义书签。 (二 ) 4 位全加器的电路设计与验证 错误 !未定义书签。 原理图设计错误 !未定义书签。 生成符号图错误 !未定义书签。 建立测试激励源错误 !未定义书签。 测试电路 错误 ! 未定义书签。 波形仿真 错误 ! 未定义书签。 (三 ) 8 位全加器的电路设计与验证 错误 !未定义书签。 原理图设计错误 !未定义书签。 生成符号图错误 !未定义书签。 测试激励源错误 !未定义书签。 测试电路 错误 ! 未定义书签。 波形仿真 错误 ! 未定义书签。 电路参数 错误 ! 未定义书签。 四、 版图设计与验证 错误 !未定义书签。 (一) 1 位全加器的版图设计与验证 错误 !未定义书签。 1) 1 位全加器的版图设计 错误 ! 未定义书签。 1 位全加器的 DRC规则验证 错误 !未定义书签。 1 位全加器的 LVS 验证 错误 ! 未定义书签。 错误及解决办法错误 !未定义书签。 (二) 4 位全加器的版图设计与验证 错误 !未定义书签。 1) 4 位全加器的版图设计 错误 ! 未定义书签。 4 位全加器的 DRC规则验证 错误 !未定义书签。 4 位全加器的 LVS 验证 错误 ! 未定义书签。 错误及解决办法错误 !未定义书签。 (三) 8 位全加器的版图设计与验证 错误 !未定义书签。 1) 8 位全加器的版图设计 错误 ! 未定义书签。 8 位全加器的 DRC规则验证 错误 !未定义书签。 8 位全加器的 LVS 验证 错误 ! 未定义书签。 错误及解决办法错误 !未定义书签。 五、 设计总结 错误 ! 未定义书签。 设计要求 本次设计要求实现一个 8 位的加法器，通过从前端到后端的设计过程，了解数字集成电路设计流程，熟悉 Linux 系统及其相关软件 icfb 的使用，加深对数字集成电路前端设计的认识。 设计思路 基本单元选用复杂 cmos 电路实现的一位全加器， 采用 pmos 与 nmos 网络完全对偶的 mirror 型，将四个 1 位全加器级联成一个 4 位加法器，再将两个 4 位全加器级联成一个 8 位全加器。 位加法器级联图 如图所示，四个 1 位加法器级联成一个 4 位加法器的级联图。这种电路的好处是将每前一级的 Cin 与后一级的 Cout 直接级联，连接比较方便，电路比较好设计。版图设计也相对较简单， 画出一位全加器的版图， 多位全加器的版图就迎刃而解。由于采用直接级联，前一级的输出延时要累加到后一级的输入进位中，最后会导致级联越多， 延时越多。 为了提高性能， 可以采用曼彻斯特进位链或是进位旁路。由于是初次接触 icfb，对版图还不是太了解，本次试验采用最简单的直接级联形式。 电路设计与验证 位全加器的电路设计与验证 原理图设计 1 位全加器的原理图（镜像型） 如图所示，为采用镜像型 1 位全加器的原理图。其中 A、B 为两个输入信号也即两个一位加数， Cin 为前一位的进位输入信号， Co 为当前的进位输出信号， So 为和输出信号。 生成符号图 1 位全加器的符号图 如图所示，为检查并保存 1 位全加器原理图后生成的符号图，左侧为输入信号 A、B、Cin，右侧为输出信号， Co 和 So。 建立测试激励源 为了验证原理图是否满足逻辑要求，新建一个关于激励源的 cell view ，建立 functional 文件，编辑测试激励源的 verilog 文件，遍历真值表，并生成相应的符号。 位全加器的测试激励 如图所示，为用 verilog 编写的 1 位全加器的测试激励。 初始状态三个输入信号都设为 1，之后给 A、B、Cin 赋值三个不同频率的脉冲信号，能遍历三个输入中，全 0、全 1、两个 1、一个 1 的所有情况。 测试电路 1 位全加器的测试电路（模拟） 位全加器的测试电路（数模混合） 如图 ,、所示，为 1 位全加器的测试电路，为加模拟信号激励，为加数字信号激励。从中比较可以看出， 当输入信号较多时， 才用数目混合测试要比采用模拟激励测试要方便， 电路会