VHDL硬件课设[参照].pdfVIP

用VHDL 实现数字频率计 首先介绍ispDesignExpert 的初步使用 打开ispDesignExpert ，进入主界面，选择file | new project,打开Create New Project 窗口，如 图 图１ 在保存在选择框选择工程所存的位置，在Project 框中输入与VHDL 源程序实体名相同的 工程名，本例子中输入freq 即可，在Project type 选择框中选择Schematic/VHDL，完成以 上步骤后，点击保存，完成工程的创建。若在以前已经建立了工程则可选择File | Open Project ，打开已有工程。 在完成工程创建之后，接下来是要为工程建立VHDL 文件。这时只需打开Source | new 即 可打开如图所示对话框 图２ 选择VHDL Module ，点击OK ，出现New VHDL Source 对话框，在其中的File Name 框中 输入与实体名相同的文件名，Entity 框中输入实体名，Archetecture 框中输入结构体名，在 本程序中该三个框分别为 freq、freq、example ，点击OK 进入文本编辑器，在其中输入 VHDL 源代码后，保存即可。如果事先已在记事本等文本编辑器中将源代码编辑好则只需 选择Source | import ，再出现的对话框中点击OK 便可建立VHDL 文件。 之后关闭文本编辑器，进入图三界面，很有可能用户首次建立的工程的芯片默认不是我们 实验中用到的ispLSI1016-80LJ44 ，这时用户可以双击Untitled 下面的芯片选择项进行芯片 选择。最终与我们实验台上所使用的芯片相符合。 之后在Tools 中选择Synplicity Synplify …对文件进行编译综合后返回图3 窗口。 ① 图3 完成上述步骤后，用鼠标单击①所指处，出现图4 的界面，当然这是所有编译综合都通过 后 图4 情况，对于同学们来说，当然是经过各步骤之后才能得到图示的效果，最后双击最后一项 进入下载界面，如图5 所示，点击工具栏中的SCAN，来检查电缆是否接好，电源是否接 通等，尔后单击Browse 加载*.jed 文件，按Ctrl+R 组合键把所生成的熔丝图文件下载到目 标板上。在这里强调的是如果在综合编译综合之后，未及时的将引脚图文件加载进来，系 统就会自动根据用户在实体内定义的输入输出引脚而随机的将之锁定在芯片引脚上，这时 如果用户按照 图5 自己定义的引脚连线的话，很可能会出现难以预料的结果，这时用户可以双击图4 右框中 的Time Explore 在出现的多重窗口中选择第一个主窗口，点击即可出现系统的引脚图如图 6 图6 下面简单说明下载完成后的操作，因为在我们的实验台上不能为用户直接提供标准的8Hz 频率，这就需要我们通过辅助芯片4020 对100KHz 的频率进行转换，尽量使之能够满足我 们实验的需要，对于74LS4020 共有16 个引脚，其中8、16 分别接GND 和VCC(5V) ，对 于11 号引脚由于是低有效故也接GND ，10 号引脚接实验台上的100KHz 频率信号，则7 号引脚将会输出7~8KHz 的频率，3 号引脚输出的是7Hz 左右的信号，这时的3 号就可对 应我们数字频率计所需的CLK 了，而7 号就相应的对应XCLK 了。如果程序运行正常的 话，大家检测到的频率也就是数码管上的显示应该是从一个很小的信号快速增达到8000 左 右的信号，然后重复上述显示，至此我们的数字频率计就完成了。