含两个-译码器的HC芯片版图.docVIP

集成电路课程设计 目的与任务 本课程设计是《集成电路分析与设计基础》的实践课程，其主要目的是 使学生在熟悉集成电路制造技术、半导体器件原理和集成电路分析与设计基础上，训练综合运用已掌握的知识，利用相关软件，初步熟悉和掌握集成电 路芯片系统设计→电路设计及模拟→版图设计→版图验证等正向设计方法 。 设计题目与要求 2.1 设计题目及其性能指标要求 器件名称：含两个 2-4 译码器的 74HC139芯片要求电路性能指标： （1） 可驱动 10 个 LSTTL电路（相当于 15pF 电容负载）； （2） 输出高电平时， |I OH| ≤ 20μA，VOH，min=4.4V； （3） 输出底电平时， |I OL| ≤ 4mA，VOL， man=0.4V； （4） 输出级充放电时间 t r =t f ，t pd＜25ns； （5） 工作电源 5V，常温工作，工作频率 f work =30MHz，总功耗 Pmax＝ 150mW。 2.2 设计要求 独立完成设计 74HC139芯片的全过程； 设计时使用的工艺及设计规则： MOSIS:mhp_n12； 根据所用的工艺，选取合理的模型库； 选用以 lambda( λ) 为单位的设计规则； 全手工、层次化设计版图； 达到指导书提出的设计指标要求。 设计方法与计算 3.1 74HC139芯片简介 74HC139是包含两个 2 线-4 线译码器的高速 CMOS数字电路集成芯片， 能与 TTL集成电路芯片兼容，它的管脚图如图 1 所示，其逻辑真值表如表 1 所示： 图 1 74HC139 芯片管脚图表 1 74HC139 真值表 片选 输入 数据输出 Cs A1 A0 Y0 Y1 Y2 Y3 0 0 0 0 1 1 1 0 0 1 1 0 1 0 1 0 1 1 0 1 0 1 1 1 1 1 0 1 × × 1 1 1 1 从图 1 可以看出 74HC139芯片是由两片独立的 2— 4 译码器组成的，因此设计时只需分析其中一个 2— 4 译码器即可，从真值表我们可以得出 Cs 为片选端，当其为 0 时，芯片正常工作，当其为 1 时，芯片封锁。 A1、A0 为输入端， Y0-Y3 为输出端，而且是低电平有效。 2—4 译码器的逻辑表达式，如下所示： Y0 Cs A1 A0 Cs A1 A0 Y1 Cs A1 A0 Cs A1 A0 Y2 Cs A1 A0 C s A1 A0 Y3 Cs A1 A0 Cs A1 A0 74HC139的逻辑图如图 2 所示： 图 2 74HC139逻辑图 3.2 电路设计 本次设计采用的是 m12_20的模型库参数进行各级电路的尺寸计算，其 参数如下： NMOS:ε ox=3.9 × 8.85 × 10﹣ 12F/m μn=605.312×10﹣4 ㎡/Vs t ox=395×10﹣10m V tn =0.81056V PMOS:εox=3.9 ×8.85 ×10﹣ 12F/m μp=219×10﹣ 4 ㎡ /Vs t ox=395×10﹣10m V tp =﹣ 0.971428V 3.2.1 输出级电路设计 根据要求输出级电路等效电路图如图 3 所示，输入 Vi 为前一级的输出，可认为是理想的输出，即 VIL =Vss, V IH=VDD。 图 3 输出级电路 1） 输出级 N管（ W/L） N 的计算 当输入为高电平时，输出为低电平， N管导通，且工作在线性区，而后级有较大的灌电流输入，要求 |I OL| ≤ 4mA，VOL， man=0.4V，根据 NMOS管理想电流分方程分段表达式： 因此， 则， 输出级 P 管（ W/L） P 的计算 当输入为低电平时，输出为高电平， P 管导通，且工作在线性区。同时要求 N管和 P 管的充放电时间 t r =t f ，分别求出这两个条件下的（ W/L）P，min 极限 值，然后取大者。 以|I OH| ≤20μ A， VOH， min=4.4V 为条件计算（ W/L）P，min 极限值：用 PMOS 管的理想电流方程分段表达式： 因此 , 则， N管和 P 管的充放电时间 t r 和 t f 表达式分别为 CL tox L 2 Vtn 0.1Vdd 1 ln 19Vdd 20Vtn t f W Vdd 2 Vdd Vtn Vdd ox n n Vtn C L tox L 2 Vtp 0.1Vdd 1 19Vdd 20 Vtp t r 2 ln ox p W p Vdd Vtp Vdd Vtp Vdd 令 t r =t f 可以计算（ W/l ）p,min 的值，计算过程如下： 计算得出： 则（ W/L） P=140 取其中的大值作为输出级 P 管的尺寸，则