微机原理与接口技术：14第6章 存储器.pptVIP

步骤3 画出地址位图，进而画出片选译码电路 由于采用的EPROM芯片2716和RAM芯片2114的存储容量不同，前者为2KB，后者为1KB，这就导致了这一步骤有两种方案。 方案1 ROM、RAM分别译码方式 若选用74LS139中的两个2-4译码器对ROM和RAM分别进行片选译码，则根据地址分配表可画出ROM、RAM两个地址位图，如下图所示： * 外译码(片选) 内译码（片内选单元） 译码允许 译码输入 A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 0 0 0 0 0 ROM(1) 0000~07FFH 0 0 0 0 1 ROM(2) 0800~0FFFH 0 0 0 1 0 ROM(3) 1000~17FFH 0 0 0 1 1 ROM(4) 1800~1FFFH * ROM的地址位图 * 外译码(片选) 内译码（片内选单元） 译码允许 译码输入 A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 0 0 1 0 0 0 RAM(1) 2000~23FFH 0 0 1 0 0 1 RAM(2) 2400~27FFH 0 0 1 0 1 0 RAM(3) 2800~2BFFH 0 0 1 0 1 1 RAM(4) 2C00~2FFFH RAM的地址位图 分析： 比较ROM和RAM的地址位图可以看出，由于ROM区和RAM区的“片选”地址不同，体现在地址位图上用于芯片内部译码和外部译码的地址线数目不同； 同时，由于ROM和RAM在地址空间的位置不同，作为外部译码的译码输入线和译码允许地址线的逻辑值也不同，换言之，在用于外部译码的地址线中选择哪几条做译码输入、哪几条作译码允许以及它们的状态如何，是由地址分配图中的地址位置决定的。 根据地址位图，即可画出存储器片选信号的外部译码电路。 注意：图中译码允许条件中除了地址条件外还加了MERQ条件，目的是区分存储器操作和I/O操作。 * * 方案2 二次译码方式 【思路】 先按“片”地址为2KB进行译码，得到一些2KB为一片的片选信号， 再利用其中的某一条或某几条输出与一条地址线进行二次译码，得到片地址为1KB的片选信号。 这种方法可推广到多种不同容量的存储芯片一起使用的场合，这时可通过多层译码来相继获得容量从大到小的不同芯片的片选信号。 * 具体步骤： 由于整个存储器ROM和RAM共为12KB，按2K为一片共需共需6根“片选”信号线，故可选74LS138作为译码器。 这样，根据前面的地址分配表或分配图可画出如下图所示的地址位图。 图中第一次译码为2KB的ROM芯片提供片选信号 第二次译码为1KB的RAM芯片提供片选信号 * * * * * 6.5 高速缓冲存储器 当前微处理器的主频已相当高，例如，Pentium4已达到3.06GHz，这就相应地要求存储器的速度非常高，读写周期要小于几十毫秒，如果主存全部采用高速的存储芯片组成，这将会使系统的价格高得让人无法接受。高档微型计算机中通常的做法是用一些高速的静态SRAM组成小容量的存储器，称作高速缓冲存储器Cache，而用廉价的速度稍慢的动态DRAM组成大容量的主存，由高速缓冲存储器和主存构成一个“两级”的存储体系结构。 * 6.5.1 Cache系统基本结构与原理 用一些高速的静态RAM组成小容量的存储器，称作高速缓冲存储器——Cache。 CPU访问存储器时送出访问主存单元的地址，由地址总线传送到Cache控制器中的主存地址寄存器MA，主存-Cache地址变换机构从MA获取地址并判断该单元内容是否已经在Cache中，即判别是否命中。 当命中时，则将访问地址变换成在Cache中的地址，然后访问Cache。若地址变换机构判别所要访问的单元不在Cache中，则CPU转去访问主存，并将包含该存储单元的一页信息装入Cache。 若Cache已被装满，则需要在替换控制部件的控制下，用新页替换Cache原来的某页信息，采用的替换算法体现在替换控制部件中，由硬件逻