tlc548,tlc5498位串行ad转换器芯片介绍.docx

TLC548 ， TLC549 8 位串行 A/D 转换器芯片介绍 TLC548 ，TLC549 是美国德州仪器公司生产的 8 位串行 A/D 转换器芯片，可与通用微处理器、控制器通 过 I/O CLOCK 、CS、 DATA OUT 三条口线进行串行接口。具有 4MHz 片内系统时钟和软、硬件控制电 路，转换时间最长 17gs , TLC548 允许的最高转换速率为 45 500次/s , TLC549 为40 000次/s。总 失调误差最大为 ±0.5LSB ，典型功耗值为 6mW 。采用差分参考电压高阻输入，抗干扰，可按比例量程校 准转换范围，VREF-接地，VREF+ - VREF- 1V，可用于较小信号的采样。 芯片简介 TLC548 、TLC549 的内部框图和管脚名称 TLC548 、TLC549 的内部框图和引脚名称如图 1 所示。 极限参数 TLC548/549 的极限参数如下： ?电源电压： 6.5V ； ?输入电压范围：0.3V?VCC + 0.3V ; ?输出电压范围：0.3V?VCC + 0.3V ; ?峰值输入电流 (任一输入端 )： ±10mA ； ?总峰值输入电流 (所有输入端 ) ：±30mA ； ?工作温度：TLC548C、TLC549C : 0°C?70 °C TLC548I、TLC549I : - 40 C ?85 C TLC548M、TLC549M : - 55 C ?125 C 工作原理 TLC548 、 TLC549 均有片内系统时钟，该时钟与 I/O CLOCK 是独立工作的，无须特殊的速度或相 位匹配。其工作时序如图 2 所示。 当 CS 为高时，数据输出 (DATA OUT) 端处于高阻状态，此时 I/O CLOCK 不起作用。这种 CS 控制 作用允许在同时使用多片 TLC548、TLC549时，共用I/O CLOCK，以减少多路(片)A/D 并用时的I/O 控制端口。一组通常的控制时序为： 将 CS 置低。内部电路在测得 CS 下降沿后，再等待两个内部时钟上升沿和一个下降沿后，然后确 认这一变化，最后自动将前一次转换结果的最高位 (D7) 位输出到 DATA OUT 端上。 前四个I/O CLOCK 周期的下降沿依次移出第 2、3、4和第5个位(D6、D5、D4、D3)，片上 采样保持电路在第 4 个 I/O CLOCK 下降沿开始采样模拟输入。 接下来的 3 个 I/O CLOCK 周期的下降沿移出第 6、 7、 8(D2 、 D1 、 D0) 个转换位， 最后，片上采样保持电路在第 8 个 I/O CLOCK 周期的下降沿将移出第 6、 7、 8(D2 、 D1 、 D0) 个转换位。 保持功能将持续 4 个内部时钟周期， 然后开始进行 32 个内部时钟周期的 A/D 转换。第 8 个 I/O CLOCK 后， CS 必须为高，或 I/O CLOCK 保持低电平，这种状态需要维持 36 个内部系统时钟周期以等 待保持和转换工作的完成。如果 CS 为低时 I/O CLOCK 上出现一个有效干扰脉冲，则微处理器 /控制器将 与器件的 I/O 时序失去同步；若 CS 为高时出现一次有效低电平，则将使引脚重新初始化，从而脱离原转 换过程。 在 36 个内部系统时钟周期结束之前， 实施步骤 (1) - (4) ，可重新启动一次新的 A/D 转换， 与此同时， 正在进行的转换终止，此时的输出是前一次的转换结果而不是正在进行的转换结果。 若要在特定的时刻采样模拟信号，应使第 8 个 I/O CLOCK 时钟的下降沿与该时刻对应，因为芯片虽 在第 4 个 I/O CLOCK 时钟下降沿开始采样，却在第 8 个 I/O CLOCK 的下降沿开始保存。 应用接口及采样程序 TLC548、TLC549可方便地与具有串行外围接口 （SPI）的单片机或微处理器配合使用，也可与 51系 列通用单片机连接使用。与 51系列单片机的接口如图 3所示。其采样程序框图如图 4所示，实际应用程 序清单如下： ;初始化： SETB P1.2 ； 置 CS 为 1。 CLR P1.0 ;置 I/O CLOCK 为零。 MOV RO，# 00H ;移位计数为零。 ;A/D过程： A/DP : CLR P1.2 NOP ;等待1.4 gs, nop数根据晶振情况选择。 NXT : SETB P1.0 MOV C , P1.1 RLC A CLR P1.0 INC R0 CJNE R0 , # 8 , NXT MOV R0 , # 00 SETB P1.2 MOV DTSVRM , A ; DTSVRM : DATA SAVE RAM. RET TLC548/549 片型小，采样速度快，功耗低，价格便宜，控制简单