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习题 3
三、写出下面 Verilog 程序的执行结果
1、下面程序执行完后，写出 A,B,C,D,clk 的结果
module adder_1(A,B,C,D,clk);
input clk;
input[7:0] A, B ;
output[7:0] C , D ;
reg[7:0] C, D ;
initial
begin
A=8`
B=8`
clk=1
end
always@(clk)
begin
C=A+B;
If (A+B>255) D[3]=1`b1;
else D[3]=0;
end
endmodule
2、下面程序执行完后，写出 count 的结果
module counter(tempreg, count);
input tempreg;
output count;
reg [7: 0] tempreg;
reg [3: 0] count;
initial
begin
count = 0;
tempreg=8`b0111010
end
while (tempreg)
begin
if (tempreg[ 0]) count = count + 1;
tempreg = tempreg >> 1;
end
endmodule
3、下面程序执行完后，写出 factorial 的结果
module try_factorial;
function automatic integer factorial;
input [31:0] operand;
integer i;
if (operand>=2)
factorial=factorial(operand-1)*operand;
else
factorial=1;
endfunction
integer result;
integer n;
initial
begin
for(n=0;n<=7;n=n+1)
begin
result=factorial(n);
$display("%0d factorial=%0d",n,result);
end
end
endmodule
4 、下面程序执行完后，写出 out1/out2 的结果
module check(A, clk, out1, out2);
input A[0:7], clk;
output out1, out2;
initial
begin
clk=1`b1;
A=8`
end
always@(clk)
begin
out1=|A
out2=A[0];
end
endmodule
5、下面程序执行完后，写出 A 、B、C 的结果
module con (A,B,C);
reg[0:7] A, B;
reg C;
initial
begin
#9; $stop;
end
initial A=0;B=0;
always
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