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从体系结构的演变看高性能微处理器的发展趋 势 图 1 ZSP400 内核超标量体系结构框图 ADI 公司的 TigerSHARC 系列采纳静态超标量体系结构。该系列采纳了许多传统超标量处理器的特点，如 load/store结构、分之推测和互锁寄存器堆等技术。每个时钟周期发射 4 条指令。而静态超标量的含义是指指令级并 行性识别是在运行之前，即编写程序时确定的（事实上以 VLIW 结构为基 础）。同时，Tiger SHARC 系统处理器采纳 SIMD 技术，用户能够对数据进行广播和合并。所有寄存器均是互锁的，支持简单的编程模型，该模型不 依靠于不同型号间的时延变化。分支目标缓冲器 BTB 为 128 位，能够有效减小循环操作和其它非顺序代码的执行时刻。图 2 为 TigerSHARC 系列中的 ADSP-TS201S 结构框图。 图 3 基于 VLIW 体系结 构的 TMS320C6 系统框图 中国科学院声学研究所在 “973 国家重大基础研究进展规划” 资助下研制成功国内第一款基于多发射 VLIW 和 SIMD 技术的具有可重组结构的高性能微处理器芯片－华威处理器（ SuperV）。该处理器为四发射 VLIW 处理器，当执行向量处理功能时，每个周期可执行 35 个操作。在执行 32 位乘累加操作时可获得 2.9 GOPS 的数据处理速度； 执行 16 位乘累加操作时可获得 5.1 GOPS 的数据处理速度；执行 8 位乘累加操作时可获得 9.3 GOPS 的数 据处理速度。该处理器是目前国内数据处理能力最强的微处理器，能够广 泛应用于信息家电、网络通信、声音图像以及雷达声纳等信号处理领域。 可重构处理器架构 从二十世纪七十年代开始的第一代 CISC 处理器开始至今，微处理器体系结构差不多通过了三代。 然而，即使是第三代的 RISC 技术仍旧停留在固定模式的体系架构设计。随着 ASIC 和 SOC 技术的进展，微处理器设计进入到第四代，即后 RISC 和可重构处理器时代。 其重要特点是系统架构不再采纳固定模式，而是将 DSP 的灵活性与硬线连接的专用性相结合，使得微处理器能够针对不同的应用需求建立自己专门的体系结构，达到性能最优、功耗更低的目的。 华威处理器（ SuperV）体系结构不仅基于 RISC、VLIW 和 SIMD 技术，而且采纳了可重构技术，使得用户在不增加硬件开销的情形下通过对系统功能部件的重构完成对不同应用的处理，不仅提升了系统性能，而且大大降 低了系统的功耗。例如，在华威处理器中设计了若干 32 位可重构乘法器，每个可重构乘法器能够完成 32 位乘法、若干个 16 位乘法或者 8 位乘法。因此，华威处理器能够采纳一条指令完成 16 个 8 位数据的乘（累）加操作；一条指令能够完成 8 个 16 位数据的乘（累）加操作；一条指令能够完成 4 个 32 位数据的乘加操作；一条指令能够完成 4 个 32 位数据的累加操作； 一条指令能够完成 16 个索引、 16 个地址运算和 16 次数据加载操作；两条指令完成 16 个 8 位数据累加操作；两条指令能够完成 8 个 16 位数据累加操作；两条指令能够完成对 256 项、 8 位元素的数据表进行的 16 路并行查找。 Tensilica 的可配置技术是可重构处理器的重要代表。例如， Vectra LX 定点向量 DSP 引擎确实是通过配置选项在 Xtensa LX 可配置处理器的基础上建 立起来的。即 Vectra LX 定点 DSP 引擎是 Xtensa LX 微处理器内核的一种配置。该定点 DSP 引擎是一个 3 发射 SIMD 处理器，具有四个乘法器 /累加 器（四 MAC ），它能够处理 128 位的向量。 128 位向量能够分成 8 个 16 位或者 4 个 32 位的元素。整个 Vectra LX DSP 引擎是用 TIE （Tensilica's In struction Extension）语言开发的，通过修改能够适合不同的应用领域。 Vec tra LX DSP 引擎增加了 16 个向量寄存器（每个寄存器 160 位宽）、四个 1 28 位的向量队列寄存器、 第二个 load/store 单元和 210 多条现有 Xtensa LX 处理器指令集体系结构中的通用 DSP 指令。 Vectra LX DSP 引擎如图 4 所示。 图 4 V ectra LX DSP 体系结构框图 结 语 作为信息产业的核心技术，微处理器体系结构正在发生专门大的变化，而这种变化无不体现出市场需求的强大动力。现代微处理器，不管是通用微处理器依旧数字信号处理器在体系结构方面正在趋于融合。通用处理器通过增加媒体处理指令来提升数据处理器能力；而数字信号处理器也借鉴了通用处理