L4-时序电路-状态机-2018.pdf

计算机学院专业必修课 计算机组成 有限状态机 有限状态机概述  Finite State Machine FSM 有限状态机（ ， ）：表示有限个状态以及 这些状态之间的转移和动作等行为的离散数学模型  用途：常用于设计数字系统的控制模块  特点：简化设计、速度快、结构简单、逻辑清晰、可靠性高 有限状态机概述  状态：电路所处的特定工作阶段  每个状态对应一个编码值  0/1 状态寄存器：若干个触发器，其 输出的编码组合值就是状态  状态寄存器的值：取决于次态逻辑的输出（即寄存器的输入）  次态逻辑：根据输入和当前状态编码值，计算下一个状态编码值  次态逻辑也是组合逻辑（命名上与输出逻辑区分开而已）  输出逻辑：根据状态及输入，计算该状态下的输出值  状态机的输出通常作为控制信号 有限状态机表示方法  2 状态机有 种表示方法  状态图（State Diagram ）、状态表（State Table ）  二者可以相互转换 状态（转换）图 状态（转换）表 Q Q Q C Q nQ nQ n 2 1 0 2 1 0 000/0 001/0 010/0 0 0 0 0 0 0 1 0 0 1 0 0 1 0 100/1 011/0 0 1 0 0 0 1 1 0 1 1 0 1 0 0 Q Q Q /C 2 1 0 1 0 0 1 0 0 0 状态机的基本开发步骤TIP 当采用VerilogHDL后，  1、规划状态总数 设计工作主要在于如 何构造出状态图。  不能存在有疏漏的状态 EDA软件自动综合出 门电路。  2 、构造状态图  每个状态的转移条件必须是完备的，否则会存在设计缺陷！ 无条件 S0 ：完备 0 0 S0 S1 S2 S1 ：不完备