开关控制信号产生详解.doc

开关控制信号产生详解 一．软件使用 打开软件Quartus II 打开project：D:zll\controler\controler.qpf 指定可编程器件 Assignments-Device 在family中选择MAX3000A，我们所用的CPLD芯片为：EPM3064ATC44-10 分配输入输出引脚 Assignments-Pins 首先选择时钟输入引脚37脚； 然后选择各个输出引脚，根据CPLD版PCB的布线，我们选择I/O 12 ~ 21分别对应out1~8，如下图所示。 编译程序。Processing - Start Compilation 下载。 将CPLD板通电后接Jtag线（红线对准1号口） 在软件中打开：Tools - Programmer 在HARDWARE Setup中选择：ByteBlasterII [LPT1]。如下图： 在file中将Program/Configture , Verify, Blank-Check, Security Bit勾中。点击start开始下载，如下图： 下载成功。 二．程序说明 1. 打开controler.vhd文件如下，绿色部分为程序注释 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; --软件库 entity controler is --定义输入输出 port(clk:IN std_logic; -- 输入即为时钟信号 dout1:OUT std_logic; -- 8个输出分别对应8个开关控制信号，Φz dout2:OUT std_logic; --Φx1 dout3:OUT std_logic; --Φy1 dout4:OUT std_logic; --Φx2 dout5:OUT std_logic; --Φy2 dout6:OUT std_logic; --Φfb dout7:OUT std_logic; --Φg dout8:OUT std_logic); --Φs end controler; architecture rtl of controler is signal a:integer range 0 to 30; --定义计数器 signal xclk:std_logic_vector (1 downto 0); --定义分频时钟，分两位则将4MHz时钟xlk分为初始频率的1/4，3位则是1/8 begin process(clk) --分频 begin if clkevent and clk=1 then xclk = xclk+1; end if; end process; process(xclk) begin if xclk(1)event and xclk(1)=1 then a=a+1; --计数输出 case a is --对应开关控制信号表，在每一个时钟周期，设置8个开关控制信号对应的状态，1为--接通，0 为关断 when 1 | 2 | 3 | 4 | 5 | 6 | 7 | 8 | 9 | 10 | 11 | 12 = out1=1;dout2=0;dout3=1;dout4=0;dout5=0;dout6=1;dout7=0;dout8=0; --在xlk1~12这几个时钟周期里，从开关控制信号表中可以知道，Φz为高电平，Φx1为--低电平，…..，以此类推，下同 when 13 = out1=1;dout2=0;dout3=1;dout4=0;dout5=0;dout6=0;dout7=0;dout8=1; when 14 = out1=1;dout2=0;dout3=1;dout4=0;dout5=0;dout6=0;dout7=1;dout8=0; when 15 = out1=0;dout2=1;dout3=0;dout4=0;dout5=0;dout6=0;dout7=1;dout8=0; when 17 | 18 | 19 | 20 | 21 | 22 | 23 | 24 | 25