EDA技术与VHDL（实验）-实验10 分频电路设计.docVIP

实验10 分频电路的设计 一、实验目的 学习分频电路设计方法。 二、 实验条件 1、PC机一台。 2、开发软件：Max+plusⅡ。 3、实验设备：GW48-CK EDA实验开发系统。 4、选用芯片：ACEX系列EP1K30TC144-3。 三、实验原理 在基于EDA技术的数字电路系统设计中，分频电路应用得十分广泛，常常使用分频电路来得到数字系统中各种不同频率的控制信号。所谓分频电路，就是将一个给定的频率较高的数字输入信号，经过适当的处理后，产生一个或数个频率较低的数字输出信号。分频电路本质上是加法计数器的变种，其计数值由分频常数N=fin/fout决定，其输出不是一般计数器的计数结果，而是根据分频常数对输出信号的高、低电平进行控制。 四、实验内容 1、参照下列程序设计一个将1 kHz的方波信号变为正、负周不等的50 Hz信号的分频电路的VHDL程序，并使用MAX+plus Ⅱ进行仿真。 --FJYFP.VHD, 将1 kHz的信号变为50 Hz LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY FJYFP IS PORT(CLK:IN STD_LOGIC; --1 kHz信号输入 NEWCLK: OUT STD_LOGIC); --50 Hz计时时钟信号输出 END ENTITY FJYFP; ARCHITECTURE ART OF FJYFP IS SIGNAL CNTER:INTEGER RANGE --十进制计数预置数 BEGIN PROCESS(CLK) IS --分频计数器，由1 kHz时钟产生50 Hz信号 BEGIN IF CLK'EVENT AND CLK='1' THEN IF CNTER=10#19# THEN CNTER<=0; --1 kHz信号变为50 Hz，计数常数为20 ELSE CNTER<=CNTER+1; END IF; END IF; END PROCESS; PROCESS(CLK,CNTER) IS -计数溢出信号控制 BEGIN IF CLK'EVENT AND CLK='1' THEN IF CNTER=10#19# THEN NEWCLK<='1'; ELSE NEWCLK<='0'; END IF; END IF; END PROCESS; END ARCHITECTURE ART; 2、将分频电路程序在MAXPlusII中进行仿真，验证程序的正确性。 五、实验报告：根据以上的要求，将实验项目设计，仿真和验证写入实验报告。 六、参考仿真结果