数字逻辑第7章时序逻辑电路ok.pptx

华东理工大学电子与通信工程系 主讲:木昌洪 Email：changhongmu@ecust.edu.cn;第7章 时序逻辑电路;本　章　重　点;7.1 概述 ;7.1.1 时序逻辑电路的描述方法;按存储单元状态改变的特点分类 同步时序逻辑电路: 构成时序逻辑电路的各级触发器受一个系统时钟统一控制。 异步时序逻辑电路: 构成时序逻辑电路的各级触发器可以有各自的时钟信号，不受系统时钟统一控制。 脉冲异步电路：记忆元件是触发器，电路的输入是脉冲信号 电位异步电路：记忆元件由带反馈的门电路组成，电路的输入是电平信号;时序逻辑电路的描述方法;;同步时序逻辑电路举例2;.;脉冲异步电路的分析过程;7.1.2 时序逻辑电路的分析方法;【例7.1】分析下面电路的逻辑功能;画出状态转换表;画出状态转换图;计数器相关概念;（4）时序图;【例7.2】分析下面电路的逻辑功能;状态转换表和状态图;最终状态图和电路功能;7.2 有限状态机 ;7.2.1 有限状态机概述;FSM常用于时序逻辑电路设计，尤其适于设计数字系统的控制模块。具有速度快、结构简单、可靠性高、逻辑清晰、复杂问题简单化的优点。 根据输出信号产生的机理不同，状态机可以分成两类： 摩尔(Moore)型状态机--输出信号仅与当前状态有关 米里(Mealy)型状态机--输出信号与当前状态及输入信号有关;有限状态机的表示方法;有限状态机的设计方法;状态机的设计要点;对8个状态三种编码方式的对比;状态编码的HDL定义;状态转换的描述;30;31;32;7.2.2 Moore型有限状态机;;序列1101;36;module monitor(clk,clr,data,zo,state); parameter S0=3b000, S1=3b001, S2=3‘b010,S3=3’b011,S4=3‘b100; //状态编码的定义 input clk,clr,data; output zo; output[2:0] state; //状态机 reg [2:0] state; reg zo; always @(posedge clk or posedge clr) begin if (clr) state=S0; //（1）复位时回到初始状态 else begin case (state)// （2）状态的转移 S0: if (data==1’b1) state=S1; else state=S0; S1: if (data==1’b1) state=S2; else state=S0; S2: if (data==1’b0) state=S3; else state=S2; S3: if (data==1’b1) state=S4; else state=S0; S4: if (data==1’b1) state=S1; else state=S0; default: state=S0; endcase zo=(state==S4)?1’b1:1’b0; //（3）状态机的输出信号 end end endmodule;38;39;Moore型有限状态机设计举例2;除法电路源程序;除法电路源程序（续）;除法电路仿真波形;44;1101;module monitor2_good(clk,clr,data,zo,state); parameter S0=3’b000, S1=3’b001, S2=3’b010,S3=3’b011,S4=3’b100; input clk,clr,data; output zo; output[2:0] state; reg [2:0] state; reg zo; always @(posedge clk or posedge clr)