FPGA集成电路笔试题解答-面试题解答---副本.docxVIP

FPGA集/ 成电路笔试面试题解答 本次更新日期 2017 年 10 月 12 日 27 个笔试面试题 连载更新。 。 。 别人连载小说，我们连载 FPGA/ 集成电路笔试面试题解答视频！ 一点一滴的积累，坚持获得成绩！ 明德扬潘老师 历经多年精心整理历年各大公司（如海华、大彊、中兴、展讯 等名企）笔试面试题，每道题都有 已录制好的详细的解答视频 + 举一反三的解题 技巧。 届时我们将不断地更新和补充最新的笔试面试题（解答视频） ，欢迎大家关注 Write a sequence of 3 -bit grey code. Can you derive a general equation to convert binary to grey code? [AMD 2008] 【解答视频序号： 怎样将一个 single-bit 信号从快时钟域送到慢时钟域， 或慢送到快？ Multi -bit 信号呢？ [AMD 2008] 【解答视频序号： 设计一个计算连续 Leading Zeros 个数的电路。输入 8-bit ，输出 4-bit 。[AMD 2008]010000100000 可以 parameterize 你的设计吗？其 hardware 是什么样子的？ 解答视频序号： 出下面两个状态机的逻辑综合图，并说明两种写法的优缺点！ [ 凹凸 [ 凹凸 2008] if(!rst)begin state=0; out=4b0000; end else case(state) 0:begin state=1; out=4b0000; end 1:begin state=0; out=4b0001; end endcase always @(posedge clk or negedge rst) if(!rst) state=0; else case(state) 0:state=1; 1:state=0; endcase always@(state) if(!state) out=4b0000; else out=4b0001; 前者 state 和 out[0]分别综合成两个触发器 ,其中 state 触发器的输入为它本身的反向。 out[0] 的触发器为 state 的当前输入。后者只有 state一个触发器，输出直接赋值给 out[0] ，光 靠这两段看不出它到底要考啥，估计可能是想考状态机 1 段，2 段， 3段式的优缺点。 第一个 out 要综合成四位的寄存器，占用资源； 第二个则比较节约了 呵呵 2 段和 1 段相比，没有节省资源吧，还多用了寄存器了。 不过肯定是提高了程序代码的可读性和维护性我觉得这两段的输出加一步寄存会好一 些，可以减少逻辑电路带来的毛刺 吴继华，王城编的《 verilog 设计和验证》有一章对这 个讲得很详细你可以到论坛里面去找找，好像是有电子版 第一段代码速度上比较快，但所占资源多；第二段正好相反，只用了一个寄存器，但 Timing 会差点。所谓可读性，我觉得在这里没什么区别，关键还是硬件实现上的区别。 我的观点是：二段式的状态机将组合逻辑和时序逻辑分离开，便于综合工具进行分析。 ls 各位说的 ,只是基于这两个例子但是题目是关于状态机的写法的优缺点这是我的观点。 【解答视频序号： 设计地址生成器。 [nVidia 2008] 要求依次输出以下序列： 0,8,2,10,4,12,6,14,1,9,3,11,5,13,7,15, TOC \o 1-5 \h \z 16,24,18,26, ,31, 32,40,34,42, ,47, 48,56,50,58, ,63, 64,72,66,76, ,79 【解答视频序号： 假设存在 positive clock skew 为 10ns，问最高电路频率。 [SIRF 2008] 能容忍的最大 positive clock skew 能容忍的最大 negative clock skew positive clock skew ： DFF2 的 clock 比 DFF1 的来的晚 negative clock skew ： DFF2 的 clock 比 DFF1 的来的早 Tsetup=1nsThold=1nsT clk -q=1ns【解答视频序号：Tsetup=1ns Thold=1ns T clk -q=1ns 【解答视频序号： 阻塞赋值和非阻塞赋值的区别 [Trident] always@(posedge clk) always@(posedge