专题四数字频率计设计.pptVIP

第一页，共15页 设计要求： 1、设计8位十进制数字频率计。 2、测量频率范围为1Hz－50MHz。 3、测量被测信号的周期（单位：微秒），最大周期为1秒，最小周期为1微秒。 专题四：数字频率计设计 第二页，共15页 一、测频原理 8位十进制计数器 输入信号Fin 闸门信号EN 1秒 1秒 计数输出 译码、显示 锁存器 锁存信号LOAD 复位信号RST 控制器电路 EN RST LOAD 标准秒脉冲 第三页，共15页 二、控制器时序 控制器时序图 EN RST 0.5秒 利用对CLK的2分频产生 对tsten求反 利用CLK和tsten合成， clk＝‘0’ and tsen＝‘0’时，clr_cnt＝‘1’ 第四页，共15页 三、8位十进制计数器设计 （一）用VHDL设计十进制计数器 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CNT10 IS PORT (CLK,RST,EN : IN STD_LOGIC; CQ : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); COUT : OUT STD_LOGIC ); END CNT10; 第五页，共15页 ARCHITECTURE behav OF CNT10 IS BEGIN PROCESS(CLK, RST, EN) VARIABLE CQI : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN IF RST = 1 THEN CQI := (OTHERS =0) ; --计数器复位 ELSIF CLKEVENT AND CLK=1 THEN --检测时钟上升沿 IF EN = 1 THEN --检测是否允许计数 IF CQI = 1001 THEN CQI := “0000”; COUT = 1; ELSE CQI := CQI+1; COUT = ‘0; END IF; END IF; END IF; CQ = CQI; END PROCESS; END behav; 第六页，共15页 （二）8位十进制频率计电路图 第七页，共15页 三、32位锁存器设计 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY reg32b IS PORT (load : IN STD_LOGIC; din: in STD_LOGIC_VECTOR(31 DOWNTO 0); DOUT : OUT STD_LOGIC_VECTOR(31 DOWNTO 0) ); END reg32b; ARCHITECTURE behav OF reg32b IS BEGIN PROCESS(load,din) BEGIN IF loadEVENT AND load=1 THEN dout=din; END IF; END PROCESS; END behav; 第八页，共15页 四、控制器设计 参考程序 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY testctl IS PORT (clk : IN STD_LOGIC; tsten:out STD_LOGIC; clr_cnt: out STD_LOGIC; load:out STD_LOGIC ); END testctl; ARCHITECTURE behav OF testctl IS signal div2clk:std_logic; 第九页，共15页 BEGIN PROCESS(clk) BEGIN