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2022-06-08 发布于广东
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考试说明.自己调整器件布局，注意格点控制，芯片外阻容靠近管脚放置，可放芯片背面 .请为BGA的器件设定规则区域，并匹配正确的规则，在BGA区域走线满足BGA的规则。 .请为差分信号附差分属性及规则，差分规则需要满足：线宽/线距2/7.8,相位误差2mill,不耦合长度小于lOOmill,单线线宽 4. 8mil .差分线在BGA区域遵循BGA规则，请设置规则优先级.单板中电源信号满足最小线宽lOmil ,在BGA中遵循最小线宽规则 .请为时钟信号，ddr信号线设置3W间距规则.完成单板中所有信号布线，包括电源铺铜。 .在规则管理器中按照【HI3531-DDR单板布线规则表单】要求设置 DDRO数据，地址，时钟等总线的时序规则.完成DDRO [0:7], DDRO_DMO, DDRO_DQSO -P/N一组 11 根信号线绕线，满足设定的规则要求;完成DDR0_A[0:3], DQSO_CLK -P/N信号的等长绕线，满足设定的规则要求，除以上要要求的信号外，其他信号不要求绕线、 .交付版本全板不能有飞线，不能有短路DRC。三.单板结束版本命名方式：xxxxx-姓名（拼音）.brd 布局布线指导驱动规则表差分阻抗控制在100 Q ±10%,线宽/线距4. 2/7.8, 单端阻抗控制在50 Q± 10%,线宽4.8DDR 信号信号网络列表速率备注 DDR0_DQS[0-3] 576M 差分线对内部,长度控制在±2mil DDRO_CLK_P/N DDR0_DQS[0-3] 576M DDR0_DQS［0???3］以DDRRO_CLK_P/N为参考，长度控制在土 1500mil 以内； DDRO CLK P/N DDR0_DQ[0-31] 576M DDR0_DQE0-31］以DDRO_DQS［O…3］为参考长度控制在土 25mil以内 DDRO DM[0???3] DDRO DQS[O…3] DDR0_A[0-15] DDR0_BA[0-2] 576M DDRO A[0-15] DDRO BA[0-2] DDRO CKE, DDRO^CAS, DDRO_CS以DDRO_CLK_P/N为参考长度控制在±200mil以内 DDRO_CKE, DDRO_CAS, DDRO_CS DDRO_CLK_P/N DDR线宽，线距 DDR0_DQ, DDR0_A 做 3W 规则DDR0_DQS 和 DDR0_DQ 做 3W 规则 DDR0_CLK 和 DDR0_A 做 3W 规则