外围设备标准系统搭建概述.pptVIP

4.2 SDRAM控制器内核 刷新命令(t_rfc)的持续时间 允许值：- 默认值：70ns 描述：自动刷新周期。 第三十页，共八十五页。 4.2 SDRAM控制器内核 预充电命令(t_rp)的持续时间 允许值：- 默认值：20ns 描述：预充电命令周期。 第三十一页，共八十五页。 4.2 SDRAM控制器内核 ACTIVE到READ或WRITE延时 允许值：- 默认值：20ns 描述：ACTIVE到READ或WRITE延时。 第三十二页，共八十五页。 4.2 SDRAM控制器内核 访问时间(t_ac) 允许值：- 默认值：5.5ns 描述：时钟边沿的访问时间。该值由CAS的等待时间决定。 第三十三页，共八十五页。 4.2 SDRAM控制器内核 写恢复时间(t_wr,无自动预充电) 允许值：- 默认值：14ns 描述：如果执行了明确的预充电命令，写恢复。该SDRAM控制器总是执行明确的预充电命令。 第三十四页，共八十五页。 4.2 SDRAM控制器内核 SDRAM应用 一个带32位数据总线的128Mbit SDRAM芯片 第三十五页，共八十五页。 4.2 SDRAM控制器内核 SDRAM应用 两个带16位数据总线的64Mbit SDRAM芯片 第三十六页，共八十五页。 4.2 SDRAM控制器内核 SDRAM应用 两个带32位数据总线的128Mbit SDRAM芯片 第三十七页，共八十五页。 4.2 SDRAM控制器内核 添加外部sdram 通常的系统都需要用户指定一个空间，这个是指ram可以使片上的，也可以使片外的sdram或sram等。如果用户程序较大，超出了所能定制的最大片上ram容量，则也可以将程序放在sdram中运行 第三十八页，共八十五页。 4.2 SDRAM控制器内核 第三十九页，共八十五页。 第4讲 主要内容 4.1 并行输入/输出(PIO)内核 4.2 SDRAM控制器内核 4.3 ram/rom片上存储 4.4 EPCS控制器内核 4.5 定时器内核 4.6 UART内核 4.7 JTAG_UART内核 4.8 lcd控制器 4.9 System ID内核 4.10 课程实验 第四十页，共八十五页。 4.3 ram/rom片上存储 使用FPGA内部RAM资源，可以构成RAM或ROM，速度快，特别在调试时因为很少受外部连线等因素的限制很有用。组件栏中选择Legacy Components-On-Chip Memory打开界面，如图 第四十一页，共八十五页。 第4讲 主要内容 4.1 并行输入/输出(PIO)内核 4.2 SDRAM控制器内核 4.3 ram/rom片上存储 4.4 EPCS控制器内核 4.5 定时器内核 4.6 UART内核 4.7 JTAG_UART内核 4.8 lcd控制器 4.9 System ID内核 4.10 课程实验 第四十二页，共八十五页。 4.4 EPCS控制器内核 EPCS控制器内核综述 Altera EPCS 串行配置器件(EPCS1和EPCS4)，它可用于存储程序代码、非易失性程序数据和FPGA配置数据。 带Avalon接口的EPCS设备控制器内核（“EPCS控制器”）允许NiosII系统访问Altera EPCS串行配置器件。Altera提供集成到NiosII硬件抽象层(HAL)系统库的驱动程序，允许用户使用HAL应用程序接口(API)来读取和编写EPCS器件。 第四十三页，共八十五页。 4.4 EPCS控制器内核 EPCS控制器内核综述 EPCS控制器可用于： 在EPCS器件中存储程序代码。 存储非易失性数据。 管理FPGA配置数据。 第四十四页，共八十五页。 4.4 EPCS控制器内核 EPCS控制器内核综述 EPCS控制器结构框图 Boot-Loader ROM EPCS控制器 配置存 储空间 通用存 储空间 EPCS配置器件 Avalon 总线 NiosII CPU 片内外设 Altera FPGA 存储FPGA配置数据 剩余空间可用于存储用户非易失性数据。 1KB的片内存储器 第四十五页，共八十五页。 4.4 EPCS控制器内核 第四十六页，共八十五页。 第4讲 主要内容 4.1 并行输入/输出(PIO)内核 4.2 SDRAM控制器内核 4.3 ram/rom片上存储 4.4 EPCS控制器内核 4.5 定时器内核 4.6 UART内核 4.7 JTAG_UART内核 4.8 lcd控制器 4.9 System ID内核 4.10 课程实验 第四十七页，共八十五页。 4.5 定时器内核 定时器内核综述 定时器是挂载在Avanlon总线上的32位定时器，特性如下： 两种计数模式：单次减1和