集成逻辑门及其基本应用.pptVIP

集成逻辑门及其基本应用;一、TTL门电路的主要参数及使用规划 ; 输出高电平VOH 指与非门有一个以上的输入端接地时的输出电平值。一般VOH≥3.5V，称为逻辑“1”。 ? 输出低电平VOL 指与非门全部输入端为高电平时的输出电平值。一般VOL≤0.4V，称为逻辑“0”。 ? 扇出系数NO 为与非门在输出为低电平VOL时，能够驱动同类门的最大数目。测试时，NO可由下式计算： NO= IOL/ IIS (2-3-2) 式中，IIS为输入短路电流，是指一个输入端接地、其余输入端悬空、输出端空载时，从接地输入端流出的电流。一般IIS≤1.6mA；IOL为输出端为低电平时允许灌入的最大电流，一般IOL≤16mA。 ; 平均传输延迟时间tpd 是表征器件开关速度的参数。当与非门的输入为一方波时，其输出波形的上升沿和下降沿均有一定的延迟时间，设上升沿延迟时间为tPLH，下降沿延迟时间为tPHL，则平均传输延迟时间tpd可用式(2-3-3)表示。tpd的数值很小，一般为几纳秒至几十纳秒。 tpd=(tPLH+tPHL)/2 (2-3-3) 直流噪声容限VNH和VNL 指输入端所允许的输入电压变化的极限范围。输入端为高电平状态时的噪声容限 VNH= VOH min–VIH min (2-3-4) 输入端为低电平状态时的噪声容限 VNL= VIL max–VOL max (2-3-5) 通常VOH min=2.4V，VIH min=2.0V，VIL max=0.8V， VO max=0.4V，所以VNH和VNL一般约为400mV。 ;2. TTL器件的使用规则; 输入端的连接 输入端可以串入1只1k?~10k?电阻与电源连接或直接接电源电压+VCC来获得高电平输入。直接接地为低电平输入。或门、或非门等TTL电路的多余的输入端不能悬空，只能接地，与门、与非门等TTL电路的多余输入端可以悬空(相当于接高电平)，但因悬空时对地呈现的阻抗很高，容易受到外界干扰，所以可将它们直接接电源电压+VCC或与其它输入端并联使用，以增加电路的可靠性，但与其它输入端并联时，从信号获取的电流将增加。 ; 二、CMOS门电路的主要参数及使用规则 ; 输出低电平VOL VOL≤VSS+0.5V为逻辑“0”(VSS=0V)。 扇出系数NO CMOS电路具有极高的输入阻抗，极小的输入短路电流IIS，一般IIS≤0.1?A。输出端灌入电流IOL??TTL电路的小很多，在+5V电源电压下，一般IOL≤500?A。但是，如果以这个电流来驱动同类门电路，其扇出系数将非常大。因此，在工作频率较低时，扇出系数不受限制。但在高频工作时，由于后级门的输入电容成为主要负载，扇出系数将受到限制，一般NO=10~20。 平均传输延迟时间tpd CMOS电路的平均传输延迟时间比TTL电路的长得多，通常tpd?200ns。 ;直流噪声容限VNH和VNL CMOS器件的噪声容限通常以电源电压+VDD的30%来估算，当+VDD= +5V时，VNH? VNL=1.5V，可见CMOS器件的噪声容限比TTL电路的要大得多，因此，抗干扰能力也强得多。提高电源电压+VDD是提高CMOS器件抗干扰能力的有效措施。 ; 2. CMOS器件的使用规则 ;其它 ①测试CMOS电路时，应先加电源电压+VDD，后加输入信号；关机时应先切断输入信号，后断开电源电压+VDD；所有测试仪器的外壳必须良好接地。②CMOS电路具有很高的输入阻抗，易受外界干扰、冲击和出现静态击穿，故应存放在导电容器内；焊接时电烙铁外壳必须接地良好，必要时可以拔下烙铁电源，利用余热焊接。 ;三、集成逻辑门的基本应用 ;1. 门电路构成的时钟源 ;; 晶体管T接成射极跟随器，可使输出级与前级隔离，电位器电阻RP变化几十千欧也不会影响电路的工作状态。因此，该??路具有输出频率范围宽、输出波形好、带负载能力强的优点。 ; 2. 门电路构成的触发器; 右图为由基本RS触发器构成的单稳态触发电路，可用作常明灯的控制电路或报警电路。 ; 4. 集电极开路(OC)门和三态(TS)门的应用; 右图为n个OC门“线与”驱动TTL门电路的情况。分析表明，外接电阻RL的最大值RL max和最小值RL min的表达式 ;;; 三态(TS)输出与非门与普通与非门电路不同之处在于多了一个控制端(又称禁止端或使能端EN)