Synopsys工具简介分析和总结.docx

PAGE PAGE 1 Synopsys 工具简介 LEDA LEDA 是可编程的语法和设计规范检查工具，它能够对全芯片的 VHDL 和 Verilog 描述、或者两者混合描述进行检查，加速 SoC 的设计流程。LEDA 预先将 IEEE 可综合规范、可仿真规范、可测性规范和设计服用规范集成，提高设计者分析代码的能力。 VCSTM VCS 是编译型 Verilog 模拟器，它完全支持 OVI 标准的 Verilog HDL 语言、PLI 和 SDF。VCS 具有目前行业中最高的模拟性能，其出色的内存管理能力足以支持千万门级的 ASIC 设计，而其模拟精度也完全满足深亚微米 ASIC Sign-Off 的要求。VCS 结合了节拍式算法和事件驱动算法，具有高性能、大规模和高精度的特点，适用于从行为级、RTL 到 Sign-Off 等各个阶段。VCS 已经将 CoverMeter 中所有的覆盖率测试功能集成，并提供 VeraLite、CycleC 等智能验证方法。VCS 和 Scirocco 也支持混合语言仿真。VCS 和 Scirocco 都集成了 Virsim 图形用户界面，它提供了对模拟结果的交互和后处理分析。 SciroccoTM Scirocco 是迄今为止性能最好的 VHDL 模拟器，并且是市场上唯一为 SoC 验证度身定制的模拟工具。它与 VCS 一样采用了革命性的模拟技术，即在同一个模拟器中把节拍式模拟技术与事件驱动的模拟技术结合起来。Scirocco 的高度优化的 VHDL 编译器能产生有效减少所需内存，大大加快了验证的速度，并能够在一台工作站上模拟千万门级电路。这一性能对要进行整个系统验证的设计者来说非常重要。 Vera Vera 验证系统满足了验证的需要，允许高效、智能、高层次的功能验证。Vera 验证系 统已被 Sun、NEC、Cisco 等公司广泛使用以验证其实际的产品，从单片 ASIC 到多片 ASIC 组成的计算机和网络系统，从定制、半定制电路到高复杂度的微处理器。 Vera 验证系统的基本思想是产生灵活的并能自我检查的测试向量，然后将其结合到 test-bench 中以尽可能充分测试所设计的电路。Vera 验证系统适用于功能验证的各个层次，它具有以下特点：与设计环境的紧密集成、启发式及全随机测试、数据及协议建模、功能代码覆盖率分析。 Physical Compiler Physical Compiler 解决 0.18 微米以下工艺技术的 IC 设计环境，是 Synopsys 物理综合流程的最基本的模块，它将综合、布局、布线集成于一体，让 RTL 设计者可以在最短的时间内得到性能最高的电路。通过集成综合算法、布局算法和布线算法。在RTL 到 GDS II 的设计流程中，Physical Compiler 向设计者提供了可以确保即使是最复杂的 IC 设计的性能预估性和时序收敛性。 Clocktree Compiler ClockTree Compiler 是嵌入于 Physical Compiler 的工具，它帮助设计者解决深亚微米 IC 设计中时钟树的时序问题。它不仅能够简化设计流程，而且可以极大的提高时钟树的质量： 对于插入延时有 5％－20％的改进，对时钟偏移有 5％－10％的改进。 DC-Expert (Design Compiler) DC 得到全球 60 多个半导体厂商、380 多个工艺库的支持。据最新 Dataquest 的统计， Synopsys 的逻辑综合工具占据91%的市场份额。DC 是十二年来工业界标准的逻辑综合工具， 也是 Synopsys 最核心的产品。它使 IC 设计者在最短的时间内最佳的利用硅片完成设计。它根据设计描述和约束条件并针对特定的工艺库自动综合出一个优化的门级电路。它可以接受 多种输入格式，如硬件描述语言、原理图和网表等，并产生多种性能报告，在缩短设计时间 的同时提高设计性能。 DC Ultra 对于当今所有的 IC 设计，DC Ultra 是可以利用的最好的综合平台。它扩展了 DC Expert 的功能，包括许多高级的综合优化算法，让关键路径的分析和优化在最短的时间内完成。在 其中集成的 Module Compiler 数据通路综合技术，DC Ultra 利用同样的 VHDL/Verilog 流程， 能够创造出又快又小的电路。 DFT Compiler DFT Compiler 提供独创的“一遍测试综合”技术和方案。它和 Design Compiler、Physical Compiler 系列产品集成在一起的，包含功能强大的扫描式可测性设计分析、综合和验证技术。DFT Compiler 可以使设计者在设计流程的前期，很快而且方便的实现高质量的测试分析， 确