Verilog语言实现5分频电路的设计.docx

Verilog 语言实现 5 分频电路的设计 利用Verilog 语言实现 5 分频电路的设计. 源代码： module div_5(clkin,rst,clkout); input clkin,rst; output clkout; reg[2:0] step1,step2; always @(posedge clkin) if(!rst) step1=3b000; else begin case(step1) 3b000:step1=3b001; 3b001:step1=3b011; 3b011:step1=3b100; 3b100:step1=3b010; 3b010:step1=3b000; default:step1=3b000; endcase end always @(negedge clkin) if(!rst) step2=3b000; else begin case(step2) 3b000:step2=3b001; 3b001:step2=3b011; 3b011:step2=3b100; 3b100:step2=3b010; 3b010:step2=3b000; default:step2=3b000; endcase end assign clkout=step1[0]|step2[0]; endmodule 采用 Quartus Ⅱ仿真软件，加入输入输出信号，设置输入信号clk,reset,进行分频器 电路波形仿真，仿真波形如下图： 17艾 17艾s.. .:l.:lPo咖 ： 13 芍 n 8 召va t .18 n, S 如 t 幻 o” 4 0. 9 心 G0. 9 心 印 Q 10 0. 0 心 切 心 笠 S m 上． clb n ` l kon t r : 七 p｀》 F VI