EDA期末考试题A卷.docVIP

嘉应学院 电子信息工程学院 考试题样题（A 卷） 时间:120 分钟 （2009 年 6 月） 考试形式:闭卷 （这个内容不要） 5. 流水线设计是一种优化方式，下列哪一项对资源共享描述正确 _ Ｃ 。 A. 面积优化方法，不会有速度优化效果 题 号 … 得 分 … … 评卷人 … … — 二 三 四 五 总分 复核人 B. 速度优化方法，不会有面积优化效果 C. 面积优化方法，可能会有速度优化效果 D. 速度优化方法，可能会有面积优化效果 6. 在 VHDL 语言中，下列对时钟边沿检测描述中，错误的是 Ｄ 。 号 封 一、选择题（20 分） 座 … 1． 下列那个流程是正确的基于EDA 软件的FPGA / CPLD 设计流程：（B） … A. 原理图/HDL 文本输入→适配→综合→功能仿真→编程下载→硬件测试 … … B. 原理图/HDL 文本输入→功能仿真→综合→适配→编程下载→硬件测试 … C. 原理图/HDL 文本输入→功能仿真→综合→编程下载→→适配硬件测试； 密 … D. 原理图/HDL 文本输入→功能仿真→适配→编程下载→综合→硬件测试 … 2． 综合是EDA 设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的 … …过程；在下面对综合的描述中， C 是错误的。 … 名 … A. 综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD 的基本结构相映射的网表文 …姓 线 件； … … B. 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束； if clk’event and clk = ‘1’ then if falling_edge(clk) then if clk’event and clk = ‘0’ then if clk’stable and not clk = ‘1’ then 7 状态机编码方式中，其中 Ｃ 占用触发器较多，但其实现比较适合FPGA 的应用 状态位直接输出型编码 顺序编码 一位热码编码 以上都不是 子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）；指出下列那种方法是速度优化 Ａ 。 … C. 综合是纯软件的转换过程，与器件硬件结构无关； … 班 … D. 综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映 A. 流水线设计 C. 逻辑优化 B. 资源共享 串行化 封 射关系不是唯一的。 … … 3． CPLD 的可编程是主要基于什么结构：。（D ） 系 … A .查找表（LUT）； … B. ROM 可编程； … 密 C. PAL 可编程； … D. 与或阵列可编程； … 4. IP 核在EDA 技术和开发中具有十分重要的地位，以HDL 方式提供的IP 被称为：。（Ｃ ） … A. 硬 IP； … 不完整的IF 语句，其综合结果可实现 Ａ 。 时序电路 双向控制电路 条件相或的逻辑电路 三态控制电路 在—个 VHDL 设计中 Idata 是一个信号，数据类型为 std_logic_vector，试指出下面那个赋值语句是错误的。（ Ｄ ） … B. 固 IP； 第 A. idata = 一 C. 软 IP； 页 D. 都不是； 共 四页 B. idata = b”0000_1111”; idata = X”AB” D. idata = 16”01”; 二、VHDL 程序填空（20 分） 下面程序是一个 10 线－4 线优先编码器的VHDL 描述，试补充完整。 1LIBRARY IEEE; 1 LIBRARY IEEE; 2 USE IEEE.STD_LOGIC_1164.ALL; 3 4 ENTITY CNT4 IS 5 PORT ( CLK : IN STD_LOGIC ; 6 Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)) ; 7 END CNT4; 8 ARCHITECTURE bhv OF CNT4 IS 9 SIGNAL Q1 : STD_LOGIC_VECTOR(3 DOWNTO 0); 10 BEGIN 11 PROCESS (CLK) BEGIN 12 IF RISING_EDGE(CLK) begin 13 IF Q1 15 THEN 14 Q1 = Q1 + 1 ; 15 ELSE 16 Q1 = (OTHERS = 0); 17 END IF; 18 END IF; 19 END PROCESS ; 20 Q = Q1; 21 END bhv; 22 USE IEEE. STD_LOGIC_1164 .ALL; ENTITY coder IS PORT ( din