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本发明涉及一种半导体器件的制作方法。制作方法包括：在位元线结构的侧壁上形成位元线隔离结构；于位元线隔离结构之间沉积接触插塞材料层，接触插塞材料层的顶表面低于位元线隔离结构的顶表面；于接触插塞材料层和位元线隔离结构表面形成第一牺牲材料层，图案化第一牺牲材料层和接触插塞材料层，于接触插塞材料层之间形成间隙；沉积绝缘材料于间隙中以形成相互间隔的接触插塞。本发明利用接触插塞材料、第一牺牲材料层以及位元线隔离结构之间的高刻蚀选择比，减少位元线隔离结构的消耗，从而降低位元线隔离结构的厚度，缩小位元线的关键尺
(19)国家知识产权局
(12)发明专利
(10)授权公告号 CN 112652623 B
(45)授权公告日 2022.06.14
(21)申请号 201910955407.2 (56)对比文件
(22)申请日 2019.10.09
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