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本发明涉及微处理器技术领域，具体涉及一种RISC‑V指令集余数指令的实现方法及系统，本发明对CPU乱序执行，指令从取指单元进入指令译码单元，进行指令译码；译码完成后的指令在重命名单元进行目的寄存器的重命名，同时对余数指令进行优化；若余数指令不满足优化条件时，重命名之后的指令进入保留站后，进入执行单元执行；执行完成后的指令通过重排序缓存提交，并释放在重命名阶段分配的除法指令编码缓存资源。本发明在重命名阶段通过增加余数指令加速单元实现余数指令的功能，当除法和余数指令配对出现时，通过余数指令的目的寄存
(19)中华人民共和国国家知识产权局
(12)发明专利申请
(10)申请公布号 CN 112905236 A
(43)申请公布日 2021.06.04
(21)申请号 202110062056.X
(22)申请日 2021.01.18
(71)申请人 广东赛昉科技有限公司
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