一种全数字自激环路.pdfVIP

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2023-06-15 发布于四川
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一种全数字自激环路.pdf

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本发明公开了一种全数字自激电路，包括高频腔体、高频腔体输入端的发射机、高频腔体输出端的比较器、连接比较器输出端和发射机输入端从而构成全数字自激环路的FPGA；所述FPGA包括DDS、CPU、锁相环，该DDS用于使环路的频率与腔体的谐振频率保持一致，其输入端连接CPU和锁相环，输出端连接发射机；该CPU用于控制DDS的幅度和相位、以及控制锁相环选择时钟源，该锁相环用于给DDS提供时钟输入信号，其特征在于：该全数字自激电路采用DDS作为系统的信号源，具体为采用DDS的输出作为DDS的时钟输入，所述的

(19)中华人民共和国国家知识产权局 (12)发明专利申请 (10)申请公布号 CN 113162612 A (43)申请公布日 2021.07.23 (21)申请号 202110400875.0 (22)申请日 2021.04.14 (71)申请人中国原子能科学研究院