EDA设计流程及其工具.pptVIP

一、SOC（System on Chip,片上系统）技术1、SOC技术的开发与应用 SOC的工作开始于20世纪90年代,虽然对SOC至今尚无非常明确的定义，但一般认为，采用深亚微米（DSM）工艺技术，IP核的复用和软硬件协同设计是SOC的三大技术特征。 ASIC设计的热点和趋势 目前三十一页\总数四十七页\编于十二点 2、SOC的产生和发展有三个方面的原因 首先是微电子加工技术的发展，已经使得在单个芯片上制作电子系统所需要的几乎所有元件有了可能。 其次，几十年来集成电路的设计能力的增长滞后于工艺技术的发展，在深亚微米（DSM）阶段变的更加突出，因而SOC设计技术应运而生。 第三，电子系统发展的需要，利用SOC可以大大减少所使用的元件数量，提高产品性能，降低能耗，缩小体积，降低成本，或者说在相同的工艺技术条件下，可以实现更高的性能指标。 目前三十二页\总数四十七页\编于十二点 按照1999年国际半导体技术发展指南(ITRS1999），目前组成SOC的模块单元可以包括微处理器核，嵌入式SRAM、DRAM和FLASH单元以及某些特定的逻辑单元。 ITRS99认为，开发SOC的根本目标是提高性能和降低成本,另外，Soc开发的另一个重要的考虑是他的可编程特性（通过软件、fpga,flash或其他手段来实现）。 目前三十三页\总数四十七页\编于十二点 2.3 常用EDA工具 本节主要介绍当今广泛使用的以开发FPGA和CPLD为主的EDA工具，及部分关于ASIC设计的EDA工具。 EDA工具大致可以分为如下5个模块： 设计输入编辑器 仿真器 HDL综合器 适配器(或布局布线器) 下载器 目前三十四页\总数四十七页\编于十二点 * 第2章 EDA设计流程及其工具 1：FPGA/CPLD设计流程 2：ASIC及其设计流程 3：常用EDA工具 4：IP核 目前一页\总数四十七页\编于十二点 2.1 FPGA/CPLD 设计流程 FPGA：现场可编程门阵列 CPLD：复杂可编程逻辑器件 一、这2种器件的一般开发流程为： (One Time Programming) 功能仿真 原理图/HDL文本编辑 综合 FPGA/CPLD适配 FPGA/CPLD编程下载 逻辑综合器 结构综合器 1.功能仿真 2.时序仿真 时序与功能门级仿真 FPGA/CPLD 器件和电路系统 1.isp方式下载 2.JTAG方式下载 3.针对SRAM结构的配置 4.OTP器件编辑 目前二页\总数四十七页\编于十二点 2.1.1 设计输入(原理图／HDL文本编辑) 1. 图形输入 图形输入 原理图输入 状态图输入 波形图输入 目前三页\总数四十七页\编于十二点 1、设计输入（原理图/HDL文本编辑） 将需设计的电子系统的功能和结构以图形或文本方式表达。 1） 图形输入：原理图输入、状态图输入、波形图输入 原理图方式应用最为广泛,原理图输入对原理图进行功能验证后再进行编译即可转换为网表文件。 但此方法一般仅实用于小电路。对于稍大的电路，其可读性、可移植性差。 波形图主要应用于仿真功能测试时产生某种测试信号; 状态图常用于建模中。 2） HDL文本输入：目前主流输入方式，是最有效的方式，其可读性、可移植性好、便于存档。 目前四页\总数四十七页\编于十二点 2 综合 整个综合过程就是将设计者在EDA平台上编辑输入的HDL文本、原理图或状态图形描述，依据给定的硬件结构组件和约束控制条件进行编译、优化、转换和综合，最终获得门级电路甚至更底层的电路描述网表文件。由此可见，综合器工作前，必须给定最后实现的硬件结构参数，它的功能就是将软件描述与给定的硬件结构用某种网表文件的方式对应起来，成为相应互的映射关系。 目前五页\总数四十七页\编于十二点 综合 将前面输入的原理图、HDL语言描述转化为电路实现的门级网表的过程； 是从抽象到具体实现的关键步骤； 综合的结果不是唯一的； 为达到性能要求，往往对综合加以约束。 目前六页\总数四十七页\编于十二点 VHDL综合器运行流程 目前七页\总数四十七页\编于十二点 ①、约束条件： 在逻辑综合过程中，为优化输出和工艺映射的需要，一定要有相应的约束条件以实现对设计实体的控制。 如： 面积、 速度、功耗、可测性。 ②、工艺库： 工艺库将提供综合工具所需要的全部半导体工艺信息。即工艺库不仅含有ASIC单元的逻辑功能、单元面积、输入到输出的定时关系、输出的扇出限制和对单元所需的定时检查。 目前八页\总数四十七页\编于十二点 ③、逻辑综合3步曲：