硬件课程设计报告2 南理工.docxVIP

基于VHDL语言的先入先出存储器FIFO的设计 指导老师： 组员： 2014年1月3日 实验日的 综合运用所学计算机组成原理知识，设计并实现较为完整的基于VHDL语 言设计的先进先出存储器。巩固学生对计算机组成原理的认识及对该语言的应用 实验设备 PC机一台 唐都仪器TD-CMA试验系统一套 实验内容 设计电路图并在系统上进行连接 编译VHDL语言程序 实现陷入显出FIFO功能存储，实现写入与读数功能 电路原理图： 科旨 电而口暧。寸火 I ￡ btoA_Movho 笑号 vmu? 小 ，八， J 叩回耳 代 ，代 响 讷 I ? Mdcd Sn?MKir)Reomt ■ SmMcn Waveloam | ￡ biock.Mo vM 笛 出 心 出 TulT 。。 邮即』旧 出 实验结果 功能仿真波形: D诺ER昌Q asdbd| 包 sdvwibiocifiioLvhidA D诺ER昌 Q asdbd | 包 sdvwi biocifiioLvhid A^XoooooouTX oooooou Qoaxno] 域oooanioX 五.实验源代码 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY block_fifo IS PORT(RST,FIFORD,FIFOWR : IN STD_LOGIC; C1,C2,C3,C4,C5,C6,C7,C8 : OUT STD_LOGIC; OE3,OE2,OE1,FULL,EMPTY : OUT STD_LOGIC ); END ENTITY block_fifo; ARCHITECTURE ACT OF block_fifo IS SIGNAL OO,O,OE:STD_LOGIC_VECTOR(2 DOWNTO 0); SIGNAL FLAGW ,FLAGR ,FU,EMP ,CC :STD_LOGIC; BEGIN SS1:PROCESS(FIFOWR,RST) BEGIN IF RST=0 THEN O=〃000〃； ELSIF(FIFOWREVENT AND FIFOWR=0)THEN O=O+1; END IF; END PROCESS; SS2:PROCESS(FIFORD,RST) BEGIN IF RST=0 THEN OE=000; ELSIF(FIFORDEVENT AND FIFORD=0)THEN OE=OE+1; END IF; END PROCESS; SS3:PROCESS(FIFOWR,RST,FLAGR) BEGIN IF (RST=0) OR (FIFORD=0) THEN FLAGW=0; ELSIF (FIFOWREVENT AND FIFOWR=0)THEN FLAGW=1; END IF; END PROCESS; SS4:PROCESS(FIFORD,RST,FLAGW) BEGIN IF (RST=0) OR (FIFOWR=0) THEN FLAGR=0; ELSIF(FIFORDEVENT AND FIFORD=0) THEN FLAGR=1; END IF; END PROCESS; SS5:PROCESS(FIFOWR,RST) BEGIN IF RST=0 THEN OO=〃000〃； ELSIF(FIFOWREVENT AND FIFOWR=1)THEN OO=O; END IF; END PROCESS; SS6:PROCESS(CC,RST) BEGIN IF RST=0 THEN FULL=0; ELSIF(CCEVENT AND CC=1)THEN FULL=FU; END IF; END PROCESS; SS7:PROCESS(CC,RST) BEGIN IF RST=0 THEN EMPTY=1; ELSIF(CCEVENT AND CC=1) THEN EMPTY=EMP; END IF; END PROCESS; CC=FIFORD AND FIFOWR; C1=NOT FIFOWR AND(NOT OO(2))AND(NOT OO(1))AND(NOT OO(0)); C2=NOT FIFOWR AND(NOT OO(2))AND(NOT OO(1))AND OO(0); C3=NOT FIFOWR AND(NOT OO(2))AND OO(1)AND(NOT OO(0)); C4=NOT FIFOWR AND(NOT OO(2))AND OO(1)AND OO(0); C5=NOT FIFOWR AND OO(2)AND(NOT OO(1))AND(NOT OO(0));