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PAGE PAGE 59 第四章 PLD 设计实例 本章中，我们将应用 VHDL 语言和电路原理图，在 Altera 公司的 MAX+PLUS II 软件平台上实现一些 PLD 设计实例。实例中所用的芯片是 Altera 公司可编程逻辑器件EPF10K10LC84-3，并将每一设计结果下载到杭州众和电子技术开发有限公司开发的 EDA 实验开发系统上进行验证和演示。 数字显示译码器一．设计要求： 当每输入一脉冲信号时，数码管就显示一随脉冲信号递增的十六进制数，从数字1 开始直至数字 F。 二．设计方法： 此电路的设计框图如图 4-1a 所示。当低频的脉冲信号输入计数器后，七段译码器将计数器的输出译为相应的十六进制数，并由数码管显示出来。设计时，底层的计数器、译码器模块可由 VHDL 语言来实现；顶层的设计则可直接采用原理图输入法（图4-1b）。 四位二进制加法计数器 四位二进制加法计数器 七段译码器 共阴极数码管 脉冲信号 三．源程序和原理图： 图 4-1a 数字显示译码器的设计框图 library ieee; library ieee; use ieee.std_logic_1164.all; entity cnt4b is port( clk : in std_logic； clr : in std_logic; en : in std_logic; --时钟信号 --清零信号 --时钟使能信号 dout: buffer integer range 0 to 15 ); end; architecture one of cnt4b is begin process(clk,clr,en) begin if clr=1 then dout=0; elsif (clkevent and clk=1) then if en=1 then if en=1 then dout=dout+1; end if; end if; end process; end; library ieee;use ieee.std_logic_1164.all;entity decl isport( din: library ieee; use ieee.std_logic_1164.all; entity decl is port( din: in std_logic_vector(3 downto 0); cs : in std_logic; com: out std_logic; led7s: out std_logic_vector(6 downto 0) ); --输入四位二进制数 --时钟信号 --位选信号 --输出七段码 end; architecture one of decl is begin process(din) begin com=cs; case din is w h e n 0 0 0 0 = l e d 7 s = 0 1 1 11 1 1 ; - - 显示“ 0 ” w h e n 0 0 0 1 = l e d 7 s = 0 0 0 0 1 1 0 ; - - 显示“ 1 ” w h e n 0 0 1 0 = l e d 7 s = 1 0 1 1 0 11 ; - - 显示“ 2 ” w h e n 0 0 1 1 = l e d 7 s = 1 0 0 1 1 1 1 ; - - 显示“ 3 ” w h e n 0 1 0 0 = l e d 7 s = 1 1 0 0 1 1 0 ; - - 显示“ 4 ” w h e n 0 1 0 1 = l e d 7 s = 1 1 0 1 1 0 1 ; - - 显示“ 5 ” w h e n 0 1 1 0 = l e d 7 s = 1 1 1 1 1 0 1 ; - - 显示“ 6 ” w h e n 0 1 1 1 = l e d 7 s = 0 0 0 0 1 1 1 ; - - 显示“ 7 ” w h e n 1 0 0 0 = l e d 7 s = 1 1 1 1 1 11 ; - - 显示“ 8 ” w h e n 1 0 0 1 = l e d 7 s = 1 1 0 1 1 1 1 ; - - 显示“ 9 ” w h e n 1 0 1 0 = l e d 7 s = 1 11 0 1 1 1 ; - - 显示“ A ” w h e n 1 0 1 1 = l e d 7 s = 1 1 11 1 0 0 ; - - 显示“ B ” w h e n 11 0 0 = l e d 7