可编程逻辑器件、FPGA、CPLD实验报告5.docVIP

装 订 线CPLD/FPGA设计实验报告 装 订 线 实验名称： 时序电路仿真基础 实验目的： 掌握modelsim软件的基本使用方法，完成基本时序电路仿真 学生姓名： 学号： 实验内容： 实验一　　8位全加器 创建工程 工程名称：add8 顶层实体文件名：add8 创建文件 创建Verilog HDL文件，实现一个8位全加器的测试功能。 `timescale 1ns/1ns module t_add8; reg cin; reg [7:0] a,b; wire [7:0] sum; wire cout; parameter delay=100; add8 u(a,b,cin,cout,sum); initial begin a=8b=8cin=1b1; #(delay/2) a=8b=8cin=1b0; #(delay/2) a=8b=8cin=1b0; #(delay/2) a=8b=8cin=1b0; #(delay/2) a=8b=8cin=1b1; #(delay/2) a=8b=8cin=1b1; #(delay/2) a=8b=8cin=1b1; #(delay/2) a=8b=8cin=1b0; #(delay/2) a=8b=8cin=1b0; #(delay/2) a=8b=8cin=1b0; #(delay/2) a=8b=8cin=1b1; #(delay/2) a=8b=8cin=1b1; #(delay/2) a=8b=8cin=1b1; #(delay/2) $stop; end 三、编译工程 四、仿真 实验二　　4选1数据选择器 创建工程 工程名称：mux4_1 顶层实体文件名：mux4_1 创建文件 创建Verilog HDL文件，实现3_8译码器仿真功能。 `timescale 1ns/1ns module t_mux4_1; reg [3:0]in; reg [1:0] sel; wire out; parameter delay=50; mux4_1 u1(in,out,sel); initial begin in=4b0000;sel=2b00; #(delay/2) sel=2b01; #(delay/2) sel=2b10; #(delay/2) sel=2b11; #(delay/2) in=4b0101;sel=2b00; #(delay/2) sel=2b01; #(delay/2) sel=2b10; #(delay/2) sel=2b11; #(delay/2) in=4b1010;sel=2b00; #(delay/2) sel=2b01; #(delay/2) sel=2b10; #(delay/2) sel=2b11; #(delay/2) in=4b1111;sel=2b00; #(delay/2) sel=2b01; #(delay/2) sel=2b10; #(delay/2) sel=2b11; #(delay/2) ; end endmodule 编译工程 仿真 实验三　　　3_8译码器 一、创建工程 工程名称：decode3_8 顶层实体文件名：decode3_8 二、创建文件 创建Verilog HDL文件，实现一个3_8译码器的测试功能。 `timescale 1ns/1ns module t_decode3_8; reg [2:0] in; wire [7:0] out; parameter delay=100;