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本发明提供了一种FPGA内IP硬核制造性缺陷的探测方法，包括：在ASIC门级网表中，插入可测性设计的逻辑扫描链、存储器内建自测试电路；在FPGA芯片上利用FGPA的可编程的能力设计、实现IP硬核的可测性设计逻辑扫描链的控制逻辑和存储器内建自测试电路的控制逻辑，对IP硬核可测性设计逻辑扫描链的接口和存储器内建自测试电路的接口进行FPGA编程、例化、连接，可以在FPGA中多个IP硬核同时编程、例化、组合在一起，也可以在FPGA中单独编程、例化一个IP硬核，将FPGA芯片的管脚连接自动化测试设备的测试
(19)国家知识产权局
(12)发明专利申请
(10)申请公布号 CN 117113899 A
(43)申请公布日 2023.11.24
(21)申请号 202311118773.5
(22)申请日 2023.08.31
(71)申请人 上海安路信息科技股份有限公司
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