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实验二时序逻辑电路设计
一实验目的：
1.熟悉mux+pluxII软件。
2.掌握触发器VHDL语言程序设计方法。
3.掌握计数器VHDL语言程序设计方法。
4.熟悉VHDL编程的基本方法。
二实验设备：
计算机
Max+PlusII软件
三实验原理及内容
1触发器
实验原理
同步D触发器的结构如图（1）所示。
pset
qd
q
clk
ckr
图（1）D触发器
同步D触发器功能说明：
当始终上升沿到来时，输出q=d；
当pset=0时，表示置位，即q=1；
当clr=0时，表示清零，即q=0。
实验内容
在mux+plus文本环境下，打开新文件，编写D触发
器的VHDL源程序并保存。其程序如下：
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
ENTITYdff4IS
PORT(clk,d,clr,pset:INSTD_LOGIC;
q:OUTSTD_LOGIC);
ENDdff4;
ARCHITECTURErtlOFdff4IS
BEGIN
PROCESS(clk,pset,clr)
BEGIN
IF(clr=0)THENq=0;
ELSIF(pset=0)THENq=1;
ELSIF(clkEVENTANDclk=1)THEN
q=d;
ENDIF;
ENDPROCESS;
ENDrtl;
对源程序进行编译，按照提示进行修改，直到编译
通过。
对编译通过的程序进行仿真，分析并记录仿真波形。
其仿真波形图如图（2）所示
图（2）D触发器仿真图
在自己的目录下保存相应的源文件、波形文件。
2.计数器
（1）实验原理
同步十进制计数器工作原理：当来一个时钟的上升沿时，计数器自动加1；当计数到9时，计数器自动清零，开始下一轮的计数；当清零端为低电平时，计数端清零。
同步十进制计数器结构原理图如图（3）所示。
en
clkcount10
clr
（3）同步十进制计数器
（2）实验内容
a.在mux+plusII文本编辑环境下，打开新文件，编写带清零和计数使能的同步十进制计数器的VHDL源程序并保存。其源程序如下：
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
USEIEEE.STD_LOGIC_unsigned.ALL;
ENTITYCNT10IS
PORT(clk,clr,en:INSTD_LOGIC;
count10:OUTSTD_LOGIC_vector(3downto0));
ENDCNT10;
ARCHITECTUREdataflowOFCNT10IS
signalcount:STD_LOGIC_vector(3downto0);
BEGIN
count10=count;
PROCESS(clk)
BEGIN
IFclr=0thencount=0000;
elsif(clkeventandclk=1)THEN
ifen=1then
if(count=1001)thencount=0000;
elsecount=count+1;
endif;
endif;
endif;
ENDPROCESS;
ENDdataflow;
b.对源程序进行编译，按照提示进行修改，直到编译通过。
c.对编译通过的程序进行仿真，分析并记录仿真波形。
其真波形图如图（4）所示。
图（4）同步十进制计数器仿真图
在自己的目录下保存相应的源文件、波形文件。
四实验总结：
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