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VerilogHDL语⾔中的模块调⽤
1.今天明⽩了Verilog中的模块调⽤。
⾸先模块你可以写在⼀个⽂件中，也可以写在多个⽂件中，少我试了，都正确。
.v.v
调⽤的时候在主模块中写⼊这么⼀句话：
将调⽤的⼦模块的名字⾃⼰在主模块中为⼦模块命的名
[][](a(b),c(d),...);
注意貌似这⾥的输⼊输出只要不冲突，就是不要出现两个输⼊连接在⼀起的情况，应该都⾏。
⽂件中的模块名不能是的⽂件名。
2..bdf.bdf
3.⽂件的名字不能使⽤⼤写。
的例化，我⽐较奇怪，为什么特权同学不建⽴⼀个⽂件，⽽⽼是例化，难道嫌⿇烦？我感觉建⽴⼀个⽂件⽐较直观。
4.FIFO.bdf.bdf
5.estBench仿真的时候，要保证源程序中的每⼀个值开始都有确定的值。
6.利⽤assign语句，可以省掉好多寄存器。
7.听说FIFO的设计难点在于怎么判断空满状态。保证在满的时候不能写，空的时候不能读。
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