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本发明涉及一种适用于多核数据处理器的CPU实现装置,包括取指、译码、发射、执行、写回、总线、专有寄存器七个部分;取指包含CODE/DATARAM、Instructionbuffer、Fetch三部分组成,所述译码包括Instructiondecode、Queue两部分组成,所述发射包括Queue部分组成,所述执行包括LD/STORE、FALU、ALU三部分组成,所述写回包括Resbus、Queue两部分组成,所述总线包括dma_bus、cpuinterconnectbus、data_bus三部分
(19)国家知识产权局
(12)发明专利申请
(10)申请公布号CN117785784A
(43)申请公布日2024.03.29
(21)申请号202211141158.1
(22)申请日2022.09.20
(71)申请人湖南迪文科技有限公司
地址41
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