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本发明公开了一种数字占空比校正电路系统，包括：窄脉冲产生电路、半时钟周期延迟电路、触发复位锁存器；窄脉冲产生电路接收输入时钟信号，窄脉冲产生电路的输出端口分别连接至半时钟周期延迟电路的输入端口及触发复位锁存器的S端口；半时钟周期延迟电路的输出端口连接至所述触发复位锁存器的R端口；所述触发复位锁存器的输出端口得到输出时钟信号。本发明的技术方案通过增加半时钟周期延迟链中的数据锁存器、选通器和或门电路，以微小的面积和功耗代价消除了电路输出毛刺的风险，增加了电路系统的鲁棒性。
(19)中华人民共和国国家知识产权局
(12)发明专利申请
(10)申请公布号CN110492872A
(43)申请公布日
2019.11.22
(21)申请号20191
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