EDA技术与Verilog设计王金明版第7章.pptVIP

第7章Verilog设计的层次与风格

主要内容◆结构（Structural）描述◆行为（Behavioural）描述◆数据流（DataFlow）描述◆基本组合电路设计◆基本时序电路设计

一个复杂电路的完整VerilogHDL模型由若干个VerilogHDL模块构成，每个模块由若干的子模块构成——可分别用不同抽象级别的VerilogHDL描述。?同一个电路可有多种级别的描述。系统级(systemlevel):用高级语言结构实现的设计模块外部性能的模型；算法级(algorithmiclevel):用高级语言结构实现的设计算法模型；RTL级(registertransferlevel):描述数据在寄存器之间流动和如何处理这些数据的模型；门级(gatelevel):描述逻辑门（如与门、非门、或门、与非门、三态门等）以及逻辑门之间连接的模型；开关级(switchlevel):描述器件中三极管和储存节点及其之间连接的模型。7.1Verilog设计的层次

7.1Verilog设计的层次VerilogHDL允许设计者用三种方式来描述逻辑电路结构（Structural）描述可以用元器件和它们之间的连接来建立所设计电路的Verilog模型，可以调用电路元件来构建电路。行为（Behavioural）描述通过描述电路的行为特性来设计