EDA实验_设计一个8位加法器.pdfVIP

XXXX大学计算机科学学院

实验/上机报告

课程名称：可编程逻辑系统设计专业：计科06（硬件）成绩：

指导教师：姓名：日期：2009/3/13

项目序号：exp2_0605020234学号：时间：星期五

项目名称：设计一个8位加法器组号：地点：研505

一、实验目的

设计一个8位加法器。

二、实验环境

QuartusII7.0开发系统

三、实验内容

利用全加器，设计一个8位加法器。

四、实验过程

设计思想：

8位二进制加法器可以由8个全加器通过级联的方式构成。根据全加器级联的原理，

用VHDL设计一个8位二进制数的加法器，可以先设计一个一位全加器，然后利用一位全加

器采用元件例化的方式实现加法器。

实验步骤：

1、设计一个全加器

新建工程，建立源文件，输入VHDL设计文件，如下图所示：

完成设计文件输入后，保存文件，对文件进行编译、仿真，以下是仿真结果，如图所

示：

由图可知仿真结果正确。

2、元件例化

把VHDL设计文件转为原理图中使用的元件。在文件菜单File中选择Creat/Update选

项，单击CreateSymbolFileforCurrentFile选项，系统自动生成相应的元件标号。

重复新建文件的操作，选择BlockDiagram/SchmaticFile选项，新建一个原理图文

件，在添加元件列表中可以看到自动生成的元件，选择full_adder这个元件添加到原理图

中，如下图所示：

3、完成顶层图的设计

用生成的元件标号，完成顶层图的设计。这里有两种方法，一种是直接用原理图设计，

根据原理图设计工具的使用方法，完成顶层文件的设计，这个方法比较复杂，所以这里选择

另一种方法，通过VHDL设计文件。

继续建立源文件，输入VHDL设计文件，如下图所示：

依照上述步骤，保存文件，对文件进行编译、仿真，以下是仿真结果，如图所示：

五、实验总结

本次实验的目的是设计一个8位二进制加法器，而8位二进制加法器可以由8个全加

器通过级联的方式构成。根据全加器级联的原理，用VHDL设计一个8位二进制数的加法器，

可以先设计一个一位全加器，然后利用一位全加器采用元件例化的方式实现加法器。

根据实验设计思路，我先用VHDL设计了一个全加器full_adder.vhd，编译、仿真成

功后，通过元件例化的方式，采用原理图设计了一个8位的加法器adder8.bdf，但是在这

个过程中出现了很多问题，即由于我是把这个8位的加法器的每个全加器元件输入输出引脚

分开的，因此一开始就设计了17个输入引脚，这使得我在给输入引脚添加信号时不知道添

加什么信号，才能够起到验证仿真结果是否正确的目的。

另外，我在这里还遇到了一些其他问题，由于在建立原理图文件adder8.bdf以后没有

将该原理图文件设置成顶层文件，这使得我在给输入引脚添加信号时无法添加引脚。这里还

存在一个问题：当通过原理图设计8位加法器时，我不知道能不能把它当着一个整体，即3

输入2输出。另外，怎么通过在原理图设计里面把这一思想表示出来。

由于通过原理图设计无法完成8位加法器的设计，所以我又换了VHDL设计。通过VHDL

设计比原理图设计简单，但是更容易出错，比如输入引脚、中间信号生成等的不匹配。

建立VHDL源文件以后，保存为adder8.vhd文件名，编译、仿真，但是由于我是将8

位加法器当成的一个整体，即3输入2输出，并且在端口定义时我所定义的