《Verilog HDL数字系统设计与应用》 课件 FPGA-第1章-硬件描述语言与可编程逻辑器件.pptx

第1章硬件描述语言与可编程逻辑器件

1.1硬件描述语言硬件描述语言（HDL，HardwareDescriptionLanguage）是一种用文本形式或原理图等方法描述数字系统电路和功能的语言。数字电路系统的设计者利用硬件描述语言，可以从上层到下层（从抽象到具体）逐层描述硬件电路，用一系列分层次的模块来表示极其复杂的数字系统；然后运用电子设计自动化（EDA，ElectronicsDesignAutomation）工具逐层进行设计文件的仿真验证，并把其中需要变为具体实际电路的模块组合经由经过自动综合工具转换成门级电路网表；最后用专用集成电路（ASIC，ApplicationSpecificIntegratedCircuit）或现场可编程门阵列（FPGA，FieldProgrammableGateArray）自动布局布线工具，把电路网表可以转换为具体的电路布线结构。硬件描述语言主要包括五个基础部分组成，即实体说明（EntityDeclaration）、结构体（Architecture）、配置(Configuration)、程序包(Package)、库（Library）：（1）实体说明：描述系统外部的接口信号。（2）结构体：描述内部的结构和行为。（3）配置：属性选项，描述层与层之间、实体与结构体之间的连接关系。（4）程序包是属性选项，用于存放各模块都能共享的数据类型、常数、子程序。（5）库：存放已编译的实体、结构体、配置和程序包。

1.1硬件描述语言VerilogHDL具有以下特点：（1）功能强大，设计灵活。（2）支持广泛、易于修改。（3）系统硬件描述能力强大。（4）独立于器件的设计、与工艺无关。（5）移植能力强大。（6）易于共享和复用。

1.2数字系统设计流程数字系统设计流程包括设计输入、综合、布局布线、编程配置四个步骤。综合后可以进行功能仿真，布局布线后再进行时序仿真，仿真与配置下载是对数字系统设计器件的测试与校验。图1.1基于FPGA/CPLD器件的数字系统设计流程

1.2数字系统设计流程1.2.1设计输入设计输入(DesignEntry)是将设计者设计的电路以开发软件要求的某种形式表达出来，并输入到相应软件中的过程。设计输入有多种表达方式，如原理图输入、HDL文本输入、状态图输入和网络文件输入等。这里主要介绍常用的有原理图输入和HDL文本输入。1、原理图输入原理图(Schematic)输入是图形化的输入方式，主要使用库中的元件符号或模块符号进行连线设计。原理图输入相对来说比较直观，层次结构清晰，在简单的电路设计中，比较容易实现。在复杂的电路设计中，如果用原理图输入设计，则需要设计者具有扎实基本功。当元件库中没有设计所需的元件时，设计者往往需要自行设计元件，此时，使用原理图输入设计并不是很方便，并且移植性也会稍差一些。2、HDL文本输入HDL是一种用文本形式描述和设计电路的语言。设计者可利用HDL描述自己的设计，然后利用EDA工具进行综合和仿真生成网表文件，最后将网表文件编程配置到ASIC或FPGA完成具体实现。

1.2数字系统设计流程1.2.2综合综合(Synthesis）是FPGA电路设计中十分重要的步骤，它将HDL或者原理图转换为可与FPGA/CPLD或构成ASIC的门阵列基本结构相映射的网表文件。硬件综合器和软件程序编译器不同，软件程序编译器是由C语言、汇编语言等编写的程序编译成二进制数据流的机器代码，提供给芯片下载。而硬件综合器是将硬件描述语言或者原理图所描述的电路转化为具体的电路网表文件，提供给厂家或者配置下载到芯片。下图为软件程序编译器和硬件综合器的过程比较图。图1.2软件程序编译器和硬件综合器的过程比较

1.2数字系统设计流程1.2.3布局布线布局布线(PlaceRoute)也称为适配(Fitting)，它可将综合生成的电路网表文件映射到具体器件中实现布局布线后，可生成最终的可下载文件。在FPGA布局时需要考虑的问题有降低功耗、减少延时、合理利用资源等。比如，乘法器电路适合布局在RAM附近，有利于缩短乘法的延时时间。布局确定了查找表（LUT，LookUPTable）分布的具体位置，布线则是将输入信号连线到信号处理点，并将输出信号连线到输出I/O上，完成线路的最优选择，使电路整体性能更好。1.2.4仿真仿真(Simulation)用于对所设计电路的功能进行模拟验证，以便及早发现问题并及时修改电路设计。仿真通常可分为功能仿真和时序仿真。功能仿真又称前仿真，它是在电路设计完成后，经过综合器综合后运行的仿真，不考虑信号时延等因素。时序仿真又称后仿真，它是在完成综合和布局布线后进行的仿真。由于不同器件，不同的布局