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实验一：基于原理图的十进制计数器设计

一、实验目的：

1.熟悉和掌握ISEFoudation软件的使用；

2.掌握基于原理图进行FPGA设计开发的全流程；

3.理解和掌握“自底向上”的层次化设计方法；

4.温习数字电路设计的基础知识。

二、实验原理：

本次实验采用的是七段数码管显示译码器和CD4CE同步十进制计数器组合的电路，实验

原理图如下：

本次实验采用七段数码管的字符显示真值表如下：

CD4CE是同步十进制计数器，输入端有异步清零控制端CLR，工作控制使能端CE和时

钟输入端C，输出端有BCD码计数值输出端Q3~Q0，进位输出端TC和输出状态标志CEO，

其真值表如下图：

三、实验过程：

1.创建一个新的工程，并为工程新建一个原理图文件，根据实验要求绘制数码管A段LED驱

动逻辑电路，并生成原理图模块符号，然后新建一个TestBenchWaveForm文件，进行仿真，

查看实验是否符合真值表的内容：

数码管A段LED驱动逻辑电路图

2.根据步骤1绘制B、C、D、E、F、G段驱动逻辑电路，并生成相应的原理图模块符号，进

行仿真，然后再根据实验要求将7个模块进行组合成七段显示译码器原理图：

3.调用CD4CE计数器符号和上图中的seg7模块绘制十进制计数器原理图，然后进行仿真验

证：

4.执行综合，记录其中关于时钟频率、资源消耗等数据：

5.根据实验指导书经行锁引脚操作，编辑引脚约束文件：

6.生成下载配置文件,下载到开发板进行经行验证。

四、实验思考题：

1.分析并说明本次实验所完成的工程文件结构关系。

答：本次实验采用的是自底向上的设计流程，即是先从最底层开始，逐步向上设计，所

以本次实验所完成的工程文件的结构关系是一种底层与顶层结构关系。

2.如何分析仿真软件运行出的结果？

答：观察实验仿真的结果，与实验要求的真值表进行对比，若符合则表示设计方案正确，

否则则表示方案设计错误，需要修改设计方案。

3.在仿真激励信号的设计上组合电路和时序电路分别关注的重点是什么？为什么？

答：组合电路关注当前的输入信号，而时序电路不仅要关注当前的输入信号，还需要关

注上一时刻的输出的状态。因为组合电路是逻辑门电路组合而成，不具有记忆功能，而时序

是有逻辑门电路与反馈逻辑回路组成，具有记忆功能，所以两者关注的不一样。

五、实验感想：

通过本次实验，我熟悉了ISE软件的基本操作，学会了通过绘制原理图进行FPGA设计开

发的流程，理解了“自底向上”的层次化设计的方法。在本次实验中我经过了多次的失败和

修改才成功，让我对本次实验有了更深层次的认识，这对于我以后的学习将会有很大的帮助。