Allegro16.6约束管理系统器及使用示例 .pdfVIP

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1约束管理器

约束管理器强制执行objects的优先顺序，最顶层的是System，最底层的是pin-pair。为

顶层对象指定的约束会被底层的对象继承，为底层对象指定的同样的约束优先级高于从上层

继承的约束。尽量在高层次指定约束，层次关系如下：

1.1名词解释

1.1.1pin-pair

Pin-Pair代表一对逻辑连接的管脚，一般是驱动和接收。Pin-Pairs可能不是直接连接的，

但是肯定存在于同一个net或者Xnet(所谓Xnet即网络的中间可能串接电阻或者接插件，

比如图2-3中的U1.8到U3.8的连接中间经过了一个电阻，即Xnet)

1.1.2Nets和Xnets

请见图2-4很容易理解Cadence的Nets和Xnets的区别。所谓nets就是从一个管脚

到其他管脚的电子连接。如果net的中间串了无源的、分立的器件，比如电阻、电容或者

电感，那么在数据库中每个网络段通过一个独立的net来表示。约束管理器解释这些网络段

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作为相邻的扩展的网络或者Xnet，Xnets在多板连接的结构中也可以贯穿连接器和电缆。可

以将Nets和Xnets与ECSets联系起来。

1.1.3MatchGroups

MatchGroup是nets，Xnets或者pin-pairs的集合，此集合一定要都匹配(delay或者

length)或者相对于组的一个明确的目标。如果delta值没有定义，组的所有成员都将是

绝对匹配的，并允许有一定的偏差。如果定义了delta值，那么组所有成员将相对匹配于

明确的目标网络。

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1.2在线检查设置

首先在约束管理器中需要进行以下设置

Analyze-AnalysisModes

这样在布线后，在相应的地方都会显示线长或约束相差值；如下图

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1.3示例

通过一个实例来理解约束管理器

U1看作是MCU，

U2为DDR，ADDR0-3为地址线，需要作等长处理；CLK为时钟线，差分处理；

U3，U4为连接同一个MCU的DDR；地址线是复用的，设置通过T型网络连接；需要

作等长处理

U5为DDR，DDR_DQ0-3为数据线，需要作等长处理

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1.3.1差分对约束

即上图中的DDR_CLKP，DDR_CLKN

设置Electrical-ElectricalConstraintSet-DifferentialPair

在Object的Name下方Project右键Create-ElectricalCSet;并输入参数

差分对约束参数主要有以下几个：

Minlinespacing：间距最小线距，若实际走线间距小于这个值，DRC就会出错。Primary

Gap：默认间距，差分对最优先线间距（边到边间距）。

Primarywidth：默认线宽，差分对最优先线宽。

NeckGap：NECKMODE模式下默认间距差分对Neck模式下的线间距（边到

边间距），用于差分对走线在布线密集区域时切换到Neck值。(NECK下的线宽用于NECK

MODE下的线宽，一般在bga下面走线的时候有时候两个管脚间距过小，需要使用NECK

MODE，走线时，鼠标右键，选择NECKMODE即进入NECK模式。)

NeckWidth：NECKMODE模式下默认线宽差分对Neck模式下的线宽，用于差分

对走线在布线密集区域时切换到Neck值；

DynamicPhase：动态相位检查，在16.3版本新加入的功能。对差分对路径中每个

转角之间造成的路径差异进行检查。如在整个差分对网络中，正向与反向之间的走线差距不

能超过“xmils”。如