1. 您所在位置：
  2. 网站首页
  3. 文档分类
  4. 高等教育
  5. 科普读物

EDA技术与应用教程（Verilog HDL版）32Verilog层次化设计 模块和端口.pptVIP

EDA技术与应用教程（Verilog HDL版）32Verilog层次化设计 模块和端口.ppt

    1. 1、本文档内容版权归属内容提供方，所产生的收益全部归内容提供方所有。如果您对本文有版权争议，可选择认领，认领后既往收益都归您。。
    2. 2、本文档由用户上传，本站不保证质量和数量令人满意，可能有诸多瑕疵，付费之前，请仔细先通过免费阅读内容等途径辨别内容交易风险。如存在严重挂羊头卖狗肉之情形，可联系本站下载客服投诉处理。
    3. 3、文档侵权举报电话：400-050-0827(电话支持时间：9:00-18:30)。
    4. 4、该文档为VIP文档，如果想要下载，成为VIP会员后，下载免费。
    5. 5、成为VIP后，下载本文档将扣除1次下载权益。下载后，不支持退款、换文档。如有疑问请联系我们。
    6. 6、成为VIP后，您将拥有八大权益，权益包括：VIP文档下载权益、阅读免打扰、文档格式转换、高级专利检索、专属身份标志、高级客服、多端互通、版权登记。
    7. 7、VIP文档为合作方或网友上传，每下载1次， 网站将根据用户上传文档的质量评分、类型等，对文档贡献者给予高额补贴、流量扶持。如果你也想贡献VIP文档。上传文档
    查看更多

    1.2模块和端口

    1.2.1模块定义定义模块要使用关键字“module”和“endmodule”，其语法格式为：module模块名(端口声明列表)；端口定义......endmodule1.2.2端口定义在Verilog中定义端口有两种风格：普通风格和ANSIC风格。普通风格：Module模块名（端口名1，端口名2，….）；然后接下来需要对输入输出端口进行定义，如：input[位宽-1：0]端口名1，端口名2；output[位宽-1：0]端口3；inout[位宽-1：0]端

    您可能关注的文档

    最近下载

    文档评论（0）

    yuzuzou + 关注
    实名认证
    文档贡献者

    该用户很懒，什么也没介绍

    咨询Ta 进入空间

    1亿VIP精品文档

    更多 >

    相关文档

    更多 >